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明細書 :電子回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5234547号 (P5234547)
公開番号 特開2010-232959 (P2010-232959A)
登録日 平成25年4月5日(2013.4.5)
発行日 平成25年7月10日(2013.7.10)
公開日 平成22年10月14日(2010.10.14)
発明の名称または考案の名称 電子回路
国際特許分類 H03K  19/00        (2006.01)
FI H03K 19/00 Z
請求項の数または発明の数 13
全頁数 22
出願番号 特願2009-078082 (P2009-078082)
出願日 平成21年3月27日(2009.3.27)
審査請求日 平成23年5月16日(2011.5.16)
特許権者または実用新案権者 【識別番号】304021417
【氏名又は名称】国立大学法人東京工業大学
発明者または考案者 【氏名】菅原 聡
【氏名】山本 修一郎
【氏名】周藤 悠介
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
【識別番号】100137615、【弁理士】、【氏名又は名称】横山 照夫
審査官 【審査官】宮島 郁美
参考文献・文献 特開2009-059884(JP,A)
国際公開第2009/028298(WO,A1)
国際公開第2004/040582(WO,A1)
特開2002-216482(JP,A)
調査した分野 H03K19/00,19/01-19/082,19/092-19/096
特許請求の範囲 【請求項1】
電界効果トランジスタと、
一端が前記電界効果トランジスタのソースに接続され、抵抗値を不揮発的に設定可能なノンポーラ型の抵抗変化素子と、
データを記憶する双安定回路と、
を具備し、
前記電界効果トランジスタのドレインは前記双安定回路内の互いに相補的なノードのうち少なくとも一方と接続し、
前記抵抗変化素子の他端は制御線に接続され、
前記抵抗変化素子は、前記抵抗値に応じ前記データを不揮発的にストアし、ストアされたデータを前記双安定回路にリストアし、
前記電界効果トランジスタは、前記抵抗変化素子を流れる電流が、前記双安定回路にデータをストアする際に前記抵抗変化素子にストアされているデータを消去する際より小さくなるように、前記抵抗変化素子を流れる電流を制御することを特徴とする電子回路。
【請求項2】
前記抵抗変化素子にストアされているデータを消去する際に、前記制御線に、前記ノードのローレベルの電圧より高く、かつ前記双安定回路から前記抵抗変化素子にデータをストアする際に、前記制御線に印加される電圧より低い電圧が印加されることを特徴とする請求項1記載の電子回路。
【請求項3】
前記双安定回路から前記抵抗変化素子にデータをストアする際に前記制御線に印加される電圧は、前記ノードのハイレベルより高い電圧であることを特徴とする請求項1または2記載の電子回路。
【請求項4】
前記電界効果トランジスタは、前記双安定回路から前記抵抗変化素子にデータをストアする際および前記抵抗変化素子から前記双安定回路にデータをリストアする際に導通し、前記双安定回路に入出力線からデータを入出力する際に非導通となることを特徴とする請求項1から3のいずれか一項記載の電子回路。
【請求項5】
前記抵抗変化素子から前記双安定回路にデータをリストアする際に前記制御線に前記双安定回路に印加される電源電圧より低い電圧が印加されることを特徴とする請求項1から4のいずれか一項記載の電子回路。
【請求項6】
前記双安定回路から前記抵抗変化素子にデータをストアする際に前記電界効果トランジスタのゲートに印加される電圧に応じ、前記抵抗変化素子の前記抵抗値が設定されることを特徴とする請求項1から5のいずれか一項記載の電子回路。
【請求項7】
前記ノードは、互いに相補的な第1ノードおよび第2ノードを含み、
前記抵抗変化素子は、前記第1ノードと前記制御線との間に接続された第1抵抗変化素子と、前記第2ノードと前記制御線との間に接続された第2抵抗変化素子とを含むことを特徴とする請求項1から6のいずれか一項記載の電子回路。
【請求項8】
前記第1抵抗変化素子は、前記第1ノードがハイレベルのデータをストアする際、前記第2抵抗変化素子より抵抗値が高く設定され、前記第1ノードがローレベルのデータをストアする際、前記第2抵抗変化素子より抵抗値が低く設定されることを特徴とする請求項記載の電子回路。
【請求項9】
前記双安定回路内の前記ノードとは相補的な別のノードと、前記制御線と、の間に接続された固定抵抗を具備することを特徴とする請求項1から6のいずれか一項記載記載の電子回路。
【請求項10】
前記抵抗変化素子は、前記ノードがハイレベルのデータをストアする際、前記固定抵抗の抵抗値より高く設定され、前記ノードがローレベルのデータをストアする際、前記固定抵抗の抵抗値より低く設定されることを特徴とする請求項記載の電子回路。
【請求項11】
前記双安定回路に前記データを書き込むための第1スイッチと、
前記第1スイッチと相補的に動作し、前記双安定回路のデータを保持する第2スイッチとを具備することを特徴とする請求項1から10のいずれか一項記載の電子回路。
【請求項12】
前記双安定回路は、1以上の入力と1以上の出力とを有する第1回路群と、1以上の入力と1以上の出力とを有する第2回路群と、が接続され、
前記ノードは、前記第1回路群の出力のうち1つと前記第2回路群の入力のうち1つとが接続されたノード、または、前記第2回路群の出力のうち1つと前記第1回路群の入力のうち1つとが接続されたノードであることを特徴とする請求項1から10のいずれか一項記載の電子回路。
【請求項13】
前記双安定回路は、インバータである第1回路群とインバータである第2回路群とがリング状に接続されており、
前記ノードは、前記第1回路群と前記第2回路群とが接続するノードであることを特徴とする請求項1から10のいずれか一項記載の電子回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電子回路に関し、特に電流駆動能力を設定可能な電子回路に関する。
【背景技術】
【0002】
電子機器等に用いられる揮発性の記憶回路として、SRAM(Static Ramdom Access Memory)、ラッチ回路およびフロップフロップ等が知られている。また、電源を遮断してもデータが消失しない不揮発性の記憶回路として、フラッシュメモリ、MRAM(Magnetic Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)、PRAM(Phase-change Random Access Memory)およびReRAM(Resistance Random Access Memory)等が知られている。これらの記憶回路においては、電源を遮断してもデータが消失しないため、その後電源を復帰すれば、データを読み出すことができる。
【0003】
特許文献1および2には、抵抗変化素子にデータをストアするReRAMが開示されている。さらに、特許文献3には、双安定回路の記憶ノードに抵抗可変素子を接続した記憶回路が開示されている。
【先行技術文献】
【0004】

【非特許文献1】Applied Physics Letters 93, 033506 (2008)
【非特許文献2】IEEE Transaction on Electron Devices, 55, 1185 (2008)
【非特許文献3】IEEE IEDM Tech. Dig., Dec.2006, pp. 1-4
【発明の概要】
【発明が解決しようとする課題】
【0005】
揮発性のSRAM、ラッチ回路およびフリップフロップは、高速にデータを書き込み、読み出しすることができる。一方、フラッシュメモリ、MRAM、FeRAM、PRAMおよびReRAM等は、データを書き込み、読み出しする速度が遅い。このように、SRAMは高速であるが、電源を遮断するとデータが消失してしまう。一方、従来の不揮発性メモリは、電源を遮断してもデータは消失しないが、高速動作は難しい。
【0006】
SRAM、ラッチ回路およびフリップフロップはデータアクセスのなされていない記憶保持状態(待機状態)においてもリーク電流によって電力消費を生じる。不揮発性のSRAM、ラッチ回路およびフリップフロップが実現できれば、待機時消費電力の削減と、データの書き込み、読み出しの高速動作を両立することができる。
【0007】
しかしながら、非特許文献3に係る発明においては、双安定回路と低抵抗素子とが互いに影響してしまう。
【0008】
本発明は、上記課題に鑑みなされたものであり、双安定回路と低抵抗素子とが互いに影響することを抑制することが可能な電子回路を提供することを目的とする。または、例えばこのような電子回路を実現するため、電流駆動能力を不揮発的に設定可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明は、電界効果トランジスタと、一端が前記電界効果トランジスタのソースに接続され、抵抗値を不揮発的に設定可能なノンポーラ型の抵抗変化素子と、
データを記憶する双安定回路と、を具備し、前記電界効果トランジスタのドレインは前記双安定回路内の互いに相補的なノードのうち少なくとも一方と接続し、
前記抵抗変化素子の他端は制御線に接続され、前記抵抗変化素子は、前記抵抗値に応じ前記データを不揮発的にストアし、ストアされたデータを前記双安定回路にリストアし、前記電界効果トランジスタは、前記抵抗変化素子を流れる電流が、前記双安定回路にデータをストアする際に前記抵抗変化素子にストアされているデータを消去する際より小さくなるように、前記抵抗変化素子を流れる電流を制御する電子回路である。本発明によれば、電流駆動能力を不揮発的に設定することが可能となる。また、双安定回路に記憶されたデータを、抵抗変化素子が不揮発的にストアする。よって、高速動作可能で、かつデータを不揮発的にストア可能な電子回路を提供することができる。さらに、電界効果トランジスタにより、双安定回路と抵抗変化素子とが互いに影響することを抑制することができる。さらに、電界効果トランジスタにより、ストアおよびリセットの際の抵抗変化素子を流れる電流を制御することができる。
【0012】
上記構成において、前記電界効果トランジスタは、前記双安定回路から前記抵抗変化素子にデータをストアする際および前記抵抗変化素子から前記双安定回路にデータをリストアする際に導通し、前記双安定回路に入出力線からデータを入出力する際に非導通となる構成とすることができる。この構成によれば、抵抗変化素子が双安定回路へのデータの入出力に影響することを抑制することができる。
【0013】
上記構成において、前記双安定回路から前記抵抗変化素子にデータをストアする際に前記制御線に前記ノードのハイレベルの電圧より高い電圧が印加され、前記抵抗変化素子から前記双安定回路にデータをリストアする際に前記制御線に前記双安定回路に印加される電源電圧より低い電圧が印加される構成とすることができる。
【0014】
上記構成において、前記抵抗変化素子にストアされているデータを消去する際に前記制御線に前記ノードのローレベルの電圧より高い電圧が印加される構成とすることができる。
【0015】
上記構成において、前記双安定回路から前記抵抗変化素子にデータをストアする際に前記電界効果トランジスタのゲートに印加される電圧に応じ、前記抵抗変化素子の前記抵抗値が設定される構成とすることができる。
【0016】
上記構成において、前記ノードは、互いに相補な第1ノードおよび第2ノードを含み、前記抵抗変化素子は、前記第1ノードと前記制御線との間に接続された第1抵抗変化素子と、前記第2ノードと前記制御線との間に接続された第2抵抗変化素子とを含む構成とすることができる。
【0017】
上記構成において、前記第1抵抗変化素子は、前記第1ノードがハイレベルのデータをストアする際、前記第2抵抗変化素子より抵抗値が高く設定され、前記第1ノードがローレベルのデータをストアする際、前記第2抵抗変化素子より抵抗値が低く設定される構成とすることができる。
【0018】
上記構成において、前記双安定回路内の前記ノードとは相補な別のノードと、前記制御線と、の間に接続された固定抵抗を具備する構成とすることができる。
【0019】
上記構成において、前記抵抗変化素子は、前記ノードがハイレベルのデータをストアする際、前記固定抵抗の抵抗値より高く設定され、前記ノードがローレベルのデータをストアする際、前記固定抵抗の抵抗値より低く設定される構成とすることができる。
【0020】
上記構成において、前記双安定回路に前記データを書き込むための第1スイッチと、前記第1スイッチと相補的に動作し、前記双安定回路のデータを保持する第2スイッチとを具備する構成とすることができる。
【0021】
上記構成において、前記双安定回路は、1以上の入力と1以上の出力とを有する第1回路群と、1以上の入力と1以上の出力とを有する第2回路群と、が接続され、前記ノードは、前記第1回路群の出力のうち1つと前記第2回路群の入力のうち1つとが接続されたノード、または、前記第2回路群の出力のうち1つと前記第1回路群の入力のうち1つとが接続されたノードである構成とすることができる。
【0022】
上記構成において、前記双安定回路は、インバータである第1回路群とインバータである第2回路群とがリング状に接続されており、前記ノードは、前記第1回路群と前記第2回路群とが接続するノードである構成とすることができる。
【発明の効果】
【0027】
本発明によれば、双安定回路へのデータの入出力を高速に行うことができる。また、データを不揮発的にストアすることができる。または、電界効果トランジスタの電流駆動能力を不揮発的に設定することが可能となる。
【図面の簡単な説明】
【0028】
【図1】図1は、FETのソース側に抵抗変化素子が接続された機能MOSFETの回路図である。
【図2】図2(a)から図2(d)は、抵抗変化素子の特性を説明する図である。
【図3】図3(a)および図3(b)は、図1の回路構成における電圧VDに対する電流IDを示す図である。
【図4】図4は、実施例1に係る記憶回路のブロック図であり
【図5】図5は、実施例2に係るSRAMメモリセルの回路図である。
【図6】図6は、実施例2に係るSRAMメモリセルのタイミングチャート(その1)である。
【図7】図7は、実施例2に係るSRAMメモリセルのタイミングチャート(その2)である。
【図8】図8は、実施例3に係るSRAMメモリセルの回路図である。
【図9】図9は、実施例4に係るラッチ回路の回路図である。
【図10】図10は、実施例5に係るマスタスレーブ型フリップフロップの回路図である。
【図11】図11は、実施例6に係るフリップフロップの回路図である。
【図12】図12は、実施例7に係るSRラッチ回路の回路図(その1)である。
【図13】図13は、実施例7に係るSRラッチ回路の回路図(その2)である。
【図14】図14は、実施例8に係る回路の回路図である。
【図15】図15は、実施例9に係るJKフリップフロップの回路図(その1)である。
【図16】図16は、実施例9に係るJKフリップフロップの回路図(その2)である。
【図17】図17は、実施例10に係る電子装置のブロック図である。
【図18】図18は、パワードメインのブロック図である。
【発明を実施するための形態】
【0029】
まず、本発明に用いる抵抗変化素子の特性について説明する。図1は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のソース側に抵抗変化素子が接続された機能MOSFETの回路図である。図1を参照し、機能MOSFET45は、MOSFET等のFET40と抵抗変化素子Reを有している。FET40のソースSに抵抗変化素子Reの一端が接続されている。FET40のドレインDは第3端子T3に、ゲートGは第2端子T2に接続されている。抵抗変化素子Reの他端は第1端子T1に接続されている。

【0030】
FET40は、不図示のシリコン基板、ゲート酸化膜、ゲート電極、ソースおよびドレインを有している。n型MOSFETの場合は、シリコン基板内のp型ウエル上にゲート酸化膜を介しゲート電極が設けられている。ゲート電極両側のシリコン基板内にn型拡散領域であるソースおよびドレインが設けられている。このように、以下n型MOSFETを例に説明するが、MOSFET20はp型MOSFETでもよい。抵抗変化素子Reの特性については後述するが、抵抗変化素子Reとしては、例えば酸化ニッケル(NiO)薄膜を用いたノンポーラ型抵抗変化素子を用いることができる。

【0031】
第1端子T1に対し第3端子T3に加わる電圧を擬似ドレイン-ソース間電圧VD、第3端子T3から第1端子T1に流れる電流をドレイン電流ID、第1端子T1に対し第2端子T2に加わる電圧を擬似ゲート-ソース間電圧VGとする。FET40のソースSに対し第2端子T2に加わる電圧をゲート-ソース間電圧VGS0とする。FETのソースSに対し基板に加わる電圧を基板電圧VBS0とする。

【0032】
機能MOSFET45では、抵抗変化素子Reにより電圧降下がゲートGに負帰還される。このため、抵抗変化素子Reの抵抗の状態(高抵抗または低抵抗)に応じて、FET40のゲート-ソース電圧VGS0および基板電圧VBS0を変化させることができる。抵抗変化素子Reの抵抗値が低い場合、抵抗変化素子Reによる電圧降下が小さいため、ゲート-ソース電圧VGS0は大きく基板電圧VBS0は小さくなる。よって、機能MOSFET45の電流駆動能力が高くなる。一方、抵抗変化素子Reの抵抗値が高い場合、抵抗変化素子Reによる電圧降下が大きいため、ゲート-ソース電圧VGS0は小さく基板電圧VBS0は大きくなる。よって、機能MOSFET45の電流駆動能力が低くなる。このように、機能MOSFET45を用いると、抵抗変化素子Reの状態に応じ、抵抗変化素子Reによる負帰還効果と基板バイアス効果によりFET40の電流駆動能力を変化させることができる。

【0033】
次に、抵抗変化素子Reの特性について説明する。図2(a)は、抵抗変化素子Reの特性を説明するための回路図である。図2(a)のように、FET40のソースSを接地し、ゲートGにゲート電圧VG1を印加する。ドレインDには、抵抗変化素子Reを介してドレイン電圧VD1を印加する。抵抗変化素子Reには電流ID1が流れる。FET40は、抵抗変化素子Reに流れる電流ID1を制限する機能を有している。

【0034】
図2(b)は、抵抗変化素子Reの抵抗を変化させた場合の電圧VD1-電流ID1特性を示す図である。ここで、抵抗変化素子Reの抵抗値を低くすることをセット、抵抗値を高くすることをリセットという。抵抗変化素子Reのセットは、抵抗変化素子Reの両端に一定以上の電圧を印加することにより行なわれる。この際、抵抗変化素子Reに一定以上の電流ID1が流れないように、FET40のゲート電圧VG1を印加しておく。図2(b)では、ゲート電圧VG1=0.7Vとし、電圧VD1を印加することにより、抵抗変化素子Reの抵抗値が低くなる。

【0035】
一方、抵抗変化素子Reのリセットは、抵抗変化素子Reを一定の温度以上に保持することにより行なわれる。そこで、抵抗変化素子Reに一定以上の電流ID1を流すことにより、抵抗変化素子Reがリセットされる。この際、抵抗変化素子Reを流れる電流ID1が制限されないように、FET40のゲート電圧VG1を印加しておく。図2(b)では、ゲート電圧VG1=2Vとし、電圧VD1を印加することにより、抵抗変化素子Reの抵抗値が高くなる。以上のように、FET40のゲート電圧VG1を制御し、電圧VD1を印加することにより、抵抗変化素子Reをセットまたはリセットすることができる。

【0036】
図2(c)は、抵抗変化素子Reをセットする際の制限された制限電流Icompに対する、セット後の抵抗値RLRSを示す図である。制限電流Icompは、FET40のゲート電圧VG1により設定される。図2(c)中、抵抗値RHRSは、リセット後の抵抗値であり、抵抗値RLRS0は、最も低い抵抗値である。図2(c)のように、抵抗変化素子Reは、セットする際に制限された電流ID1により、セット後の抵抗変化素子Reの抵抗値RLRSを任意の値にすることができる。

【0037】
図2(d)は、制限電流Icompに対する抵抗変化素子Reがリセットされるリセット電流Iresetを示した図である。図2(d)のように、制限電流Icompとリセット電流Iresetとはほぼ同じ値となる。

【0038】
図3(a)および図3(b)は、図1の回路構成における電圧VDに対する電流IDを示す図である。図3(a)において、第1象限は、図1のようにFET40のドレインD側に抵抗変化素子Reが接続された場合(つまり機能MOSFETとして機能する場合)に対応し、ゲート電圧VGを変化させた場合の電圧VD-電流ID特性を示している。ゲート電圧VGは0Vから1.5Vまで0.3Vステップで印加している。第3象限は、図2(a)のように、FETのソースS側に抵抗変化素子Reが接続された場合に対応し、抵抗変化素子Reをセットおよびリセットする場合の電圧VD-電流ID特性を示している。図3(a)において、実線は、ゲート電圧VG=1.5Vでセットした場合を示し、破線は、ゲート電圧=0.7Vでセットした場合を示している。図3(a)のように、ゲート電圧VG=1.5Vでセットした場合、抵抗変化素子Reの抵抗値が低いため、第1象限での相互コンダクタンスが大きくなる(つまり、電流駆動能力が大きくなる)ゲート電圧VG=0.7Vでセットした場合、第1象限での相互コンダクタンスが小さくなる(つまり、電流駆動能力が小さくなる)。このように、抵抗変化素子Reをセットする際の制限電流により、電流駆動能力を変調することができる。

【0039】
図3(b)は、図1のようにFET40のドレインD側に抵抗変化素子Reが接続された場合の電圧VD-電流ID特性を示している。抵抗変化素子Reをセット状態とした場合を実線、抵抗変化素子Reをリセット状態とした場合を破線で示している。リセット状態の電流IDは50倍に拡大している。ゲート電圧VGは0Vから1.5Vまで0.3Vステップで印加している。抵抗変化素子Reがリセット状態となった場合、抵抗値が非常に高くなるため、リセット状態での機能MOSFET45の電流駆動能力は非常に小さくなる。

【0040】
機能MOSFET45においては、抵抗値を不揮発的に設定可能な抵抗変化素子Reの一端がFET40(電界効果トランジスタ)のソースに接続されている。これにより、抵抗変化素子Reの抵抗値により、図3(a)および図3(b)のように、機能MOSFET45電流駆動能力が不揮発的に設定される。言い換えれば、FET40は、抵抗変化素子Reを流れる電流を制御することにより抵抗値をバリアブルに調整し、抵抗値によりFET40の電流駆動能力を不揮発的に設定することができる。

【0041】
また、FET40が図3(a)の第1象限のように動作する場合とはソースとドレインとが反転するように、抵抗変化素子Reの他端(図1の第1端子T1)とFET40のドレイン(図1の第3端子)とに電圧が印加されることにより、抵抗値が不揮発的に設定される。言い換えれば、抵抗変化素子Reの抵抗値を設定する際と、FET40が動作する際とは、FET40のソースSとドレインDとの間に印加されるバイアスが逆である。このように、抵抗変化素子Reの抵抗値を不揮発的に設定する際と、機能MOSFET45として動作する際とで、ソースとドレインを入れ替えて用いることができる。

【0042】
以上のように、機能MOSFET45においては、図3(b)のように、抵抗変化素子Reがセット状態か、リセット状態かによりデータを抵抗変化素子Reにデータを不揮発的にストアすることができる。さらに、図3(a)のように、抵抗変化素子Reのセット状態の抵抗値により、データを抵抗変化素子Reに不揮発的にストアすることができる。
【実施例1】
【0043】
図4は、実施例1に係る記憶回路のブロック図である。実施例1に係る記憶回路は、第1回路群10、第2回路群20、FET40、抵抗変化素子Reおよび入出力スイッチ38を有している。第1回路群10と第2回路群20はリング状に接続され双安定回路30を構成している。第1回路群10および第2回路群20は、例えばインバータである。第1回路群10と第2回路群20が接続されたノードがそれぞれ記憶ノードQおよびQBである。ノードQとノードQBとは互いに相補的なノードであり、双安定回路30は、ノードQおよびノードQBがそれぞれハイレベルおよびローレベル、または、ノードQおよびノードQBがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路30は、安定状態となることにより、データを記憶することができる。
【実施例1】
【0044】
抵抗変化素子Reは、相補的なノードQおよびノードQBの少なくとも一方と制御線CTRLとの間に接続され、前述のように、抵抗値が高いか低いか、すなわち抵抗値に応じデータを不揮発的にストアする。また、抵抗変化素子Reに不揮発的に記憶されたデータは双安定回路30にリストア可能である。FET40は、抵抗変化素子ReとノードQおよびノードQBの少なくとも一方との間に接続されている。FET40と抵抗変化素子Reとは、図1と同じ機能MOSFETを形成している。FET40が、図2(b)のように動作することにより抵抗変化素子Reをセットまたはリセットすることができる。また、FET40が、図3(a)の第3象限のように動作することにより抵抗変化素子Reの抵抗値を不揮発的に設定することができる。
【実施例1】
【0045】
入出力スイッチ60は入出力線DINとノードQとを遮断または導通させる。入出力スイッチ60が導通することにより、双安定回路30に入出力線DINのデータを書き込むことができる。また、双安定回路30のデータを入出力線DINに読み出すことができる。
【実施例1】
【0046】
実施例1によれば、双安定回路30へのデータの書き込みおよび読み出しは抵抗変化素子Reのない回路と同様、高速に書き込みおよび読み出すことができる。双安定回路30に記憶されたデータを、抵抗変化素子Reが不揮発的にストアする。これにより、電源が遮断しても抵抗変化素子Reのデータは消失しない。その後、不揮発的にストアされたデータを双安定回路30にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。さらに、FET40により、双安定回路30と抵抗変化素子Reとが互いに影響することを抑制することができる。なお、FET40、抵抗変化素子Reおよび入出力スイッチ38は、少なくとも1つ設けられていればよい。
【実施例2】
【0047】
実施例2は、SRAMメモリセルに抵抗変化素子を設けた例である。図5は実施例2に係るSRAMメモリセルの回路図である。図5のように、メモリセルは、双安定回路30a、抵抗変化素子Re1およびRe2、FET41および42、入出力FET43および44、を有している。双安定回路30aは、第1回路群10aおよび第2回路群20aがリング状に接続されている。第1回路群10aは、p型MOSFET12とn型MOSFET14とを有するCMOSインバータである。FET12とFET14において、ソースがそれぞれ電源VDDおよびグランドに、ゲートが共通にノードQに、ドレインが共通にノードQBに接続されている。第2回路群20aは、p型MOSFET22とn型MOSFET24とを有するCOSインバータである。FET22とFET24において、ソースがそれぞれ電源VDDおよびグランドに、ゲートが共通にノードQBに、ドレインが共通にノードQに接続されている。
【実施例2】
【0048】
ノードQはn型FET43を介しデータ入出力線DINに接続され、ノードQBはn型FET44を介しデータ入出力線DINBに接続されている。FET43および44のゲートはワード線WLに接続されている。ノードQと制御線CTRLとの間にFET41と抵抗変化素子Re1とが接続され、ノードQBと制御線CTRLとの間にFET42と抵抗変化素子Re2とが接続されている。FET41および42のゲートはスイッチ線SRに接続されている。FET41と抵抗変化素子Re1とは機能MOSFET46を構成し、FET42と抵抗変化素子Re2とは機能MOSFET47を構成している。
【実施例2】
【0049】
実施例2に係るSRAMメモリセルの動作について説明する。双安定回路30aへのデータの書き込みおよび読み出しは、従来のSRAMと同じように行われる。すなわち、ワード線WLをハイレベルとしFET43および44を導通状態とすることにより、双安定回路30aに入出力線DINおよびDINBのデータが書き込まれる。また、入出力線DINおよびDINBを等電位の浮遊状態としワード線WLをハイレベルとしFET43および44を導通状態とすることにより、双安定回路30aのデータを入出力線DINおよびDINBに読み出すことができる。FET43および44を遮断状態とすることにより、双安定回路30aのデータが保持される。なお、双安定回路30aへのデータの書き込み、読み出し、保持の際、スイッチ線SRはローレベルとし、FET41および42は遮断状態とすることが好ましい。これにより、ノードQおよびQBと制御線CTRL間の電流を抑制し、消費電力を削減することができる。
【実施例2】
【0050】
次に、双安定回路30aに記憶されたデータを抵抗変化素子Re1およびRe2に不揮発的にストアする方法を説明する。抵抗変化素子Re1およびRe2の図2(b)から図2(d)のような特性をSPICEシミュレータのパラメータとし、図5の回路の動作を計算した。図6は、計算した電源電圧VDD、ワード線WLの電圧WL、入出力線DINおよびDINBの電圧DINおよびDINB、スイッチ線SRの電圧SR、制御線CTRLの電圧CTRL、ノードQの電圧Q、ノードQBの電圧QB、抵抗変化素子Re1の抵抗値Re1および抵抗変化素子Re2の抵抗値Re2の時間変化を示している。
【実施例2】
【0051】
図6を参照し、初期状態において、ワード線WL、入出力線DINおよびDINB、スイッチ線SR、制御線CTRLはローレベル(0V)である。電源VDDはハイレベル(1.2V)である。ノードQがハイレベル(1.2V)、ノードQBがローレベル(0V)である。抵抗値Re1およびRe2はいずれも高抵抗(150kΩ)である。SRAMモードにおいて、入出力線DINにハイレベル(1.2V)が印加された状態で、時間t1にワード線WLにハイレベル(1.2V)を印加する。これにより、ノードQがハイレベル、ノードQBがローレベルとなる。このように、FET41および42が非導通状態であるSRAMモードにおいては、通常のSRAM動作を行なう。
【実施例2】
【0052】
セット動作においては、時間t2にスイッチ線SRに0.45Vを印加する。このときの電圧SRは、図2(b)において抵抗変化素子Re1およびRe2がリセットされない程度の電流が流れる電圧とする。また、図2(c)において所望の抵抗値となるように電圧SRを設定する。その後、制御線CTRLに1.8Vを印加する。このときの電圧は、ノードQおよびQBのうちローレベルの電圧と制御線CTRLとの間の抵抗変化素子Re1またはRe2がセットされる電圧となるように設定される。その後、ノードQおよびQBのうちローレベルの方のノード(図6ではノードQB)に接続された抵抗変化素子Re1またはRe2(図6ではRe2)がセットされる。これにより、抵抗変化素子Re1またはRe2(図6ではRe2)の抵抗値が低抵抗(32.2kΩ)となる。その後、スイッチ線SRおよび制御線CTRLをローレベルとする。
【実施例2】
【0053】
時間t3において、電源VDDを0Vとしパワーオフする。ノードQまたはノードQBは放電され、SRAMメモリセルに記憶されたデータは消失する。抵抗変化素子Re1およびRe2の抵抗値は、パワーオフしても維持される。このようにして、ストア動作が行なわれる。
【実施例2】
【0054】
次に、抵抗変化素子Re1およびRe2に不揮発的にストアされたデータを双安定回路30aにリストアする方法を説明する。図7は、計算した電源電圧VDD、ワード線WLの電圧WL、入出力線DINおよびDINBの電圧DINおよびDINB、スイッチ線SRの電圧SR、制御線CTRLの電圧CTRL、ノードQの電圧Q、ノードQBの電圧QB、抵抗変化素子Re1の抵抗値Re1および抵抗変化素子Re2の抵抗値Re2の時間変化を示している。
【実施例2】
【0055】
図7を参照し、図6のパワーオフの状態で、リストア動作が行なわれる。初期状態においては、ノードQおよびQBともローレベルであり、抵抗変化素子Re1は高抵抗(150kΩ)、抵抗変化素子Re2は低抵抗(32.2kΩ)である。時間t4からt5の間において、電源VDDをハイレベル(1.2V)とする。時間t4から時間t5の間において、スイッチ線SRをスパイク状にハイレベルとする。ノードQおよびQBの電圧は、電源電圧VDDの上昇に伴い上昇しようとする。しかし、抵抗変化素子Re2の抵抗値が小さいため、ノードQBの電荷がノードQより多く制御線CTRLに放電する。よって、ノードQBの電圧はノードQより低くなる。このように、ノードQとノードQBとの間の電圧にアンバランスが生じると、双安定回路30aは、ノードQがハイレベル、ノードQBがローレベルになるように安定する。以上のように、抵抗変化素子Re1およびRe2に不揮発的に記憶されていたデータを双安定回路30aにリストアすることができる。なお、スイッチ線SRの電圧SRは、時間t4からt5の間に所望の電圧となるようにパルス電圧と印加してもよい。
【実施例2】
【0056】
次に、抵抗変化素子Re1およびRe2のデータを消去するリセット動作について説明する。時間t6において、スイッチ線SRに1.2V、制御線CTRLに1.2Vを印加する。スイッチ線SRの電圧SRは、図2(b)のゲート電圧VGのように、抵抗変化素子Re1およびRe2にリセットに十分な電流が流れるように設定される。また、制御線CTRLの電圧は、図2(b)のドレイン電圧VDのように、抵抗変化素子Re1およびRe2にリセットに十分な電圧が印加されるように設定される。これにより、抵抗変化素子Re1およびRe2は、リセットされ、高抵抗(150kΩ)となる。時間t7において、スイッチ線SRおよび制御線CTRLにローレベル(0V)を印加する。以上により、データのリストア動作が完了する。なお、リセット動作は、ストア動作の前に行なってもよい。
【実施例2】
【0057】
SRAMモードにおいて、入出力線DINBにハイレベル(1.2V)が印加された状態で、時間t8にワード線WLにハイレベル(1.2V)を印加する。これにより、ノードQがローレベル、ノードQBがハイレベルとなる。以上により、双安定回路30aに新しいデータを書き込むことができる。
【実施例2】
【0058】
実施例2によれば、ノードQ(第1ノード)と制御線CTRLとの間に抵抗変化素子Re1(第1抵抗変化素子)が接続され、ノードQB(第2ノード)と制御線CTRLとの間に抵抗変化素子Re2(第2抵抗変化素子)が接続されている。このように、2つの抵抗変化素子Re1およびRe2を用い、双安定回路30aのデータを不揮発的にストアすることができる。
【実施例2】
【0059】
また、図6のように、抵抗変化素子Re1は、ノードQがハイレベルのデータをストアする際、抵抗変化素子Re2より抵抗値が高く設定される。ノードQがローレベルのデータをストアする際、抵抗変化素子Re2より抵抗値が低く設定される。これにより、リストアの際に、抵抗変化素子Re1の抵抗値が抵抗変化素子Re2より高い場合は、ノードQをハイレベルに、抵抗変化素子Re1の抵抗値が抵抗変化素子Re2より低い場合は、ノードQをローレベルにすることができる。
【実施例2】
【0060】
さらに、図6のように、ストアする際に、ノードQまたはQBのレベルに応じ(例えば、ハイレベルかローレベル)、抵抗変化素子Re1またはRe2の抵抗値が異なるように(例えば、150kΩまたは32.2kΩ)セットされる電圧(例えば1.8V)が制御線CTRLに印加される。例えば、制御線CTRLにノードQまたはQBがハイレベルの電圧より高い電圧が印加される。これにより、ノードQおよびQBより制御線CTRLが高い電圧となり、図3の第3象限のように、ノードQおよびノードQBのレベルに応じ、抵抗変化素子Re1またはRe2をセット状態とすることができる。よって、抵抗変化素子Re1およびRe2に双安定回路30aのデータをストアすることができる。
【実施例2】
【0061】
さらに、図7のように、リストアする際に、抵抗変化素子Re1またはRe2の抵抗値(例えば、150kΩまたは32.2kΩ)に応じ、ノードQまたはQBのレベル(例えば、ハイレベルかローレベル)が設定されるような電圧(例えば1.2V)が制御線CTRLに印加される。例えば、制御線CTRLに双安定回路30aに印加される電源電圧VDDより低い電圧が印加される。これにより、図3の第1象限のように、抵抗変化素子Re1およびRe2の抵抗値により機能MOSFET46および47の電流駆動能力が異なる。この状態で、ノードQおよびQBから制御線CTRLに異なった量の電荷を放電することができる。よって、抵抗変化素子Re1およびRe2の抵抗値に応じ、双安定回路30aにデータをリストアすることができる。
【実施例2】
【0062】
さらに、図7のように、リセットする際に、抵抗変化素子Re1およびRe2がセットされないがリセットされる電圧(例えば、1.2V)が制御線CTRLに印加される。例えば、制御線CTRLにノードQまたはQBのローレベルの電圧より高いが、ストア動作の際に印加される電圧より低い電圧が印加される。これにより、ノードQおよびQBのうちローレベルの方より制御線CTRLが高い電圧となり、図3の第3象限のように、抵抗変化素子Re1またはRe2をリセット状態とすることができる。よって、抵抗変化素子Re1およびRe2をリセットすることができる。
【実施例2】
【0063】
さらに、図6および図7のように、FET41および42は、それぞれノードQおよびQBと抵抗変化素子Re1およびRe2との間に接続され、ストア、リストアおよびリセットする際に導通し、双安定回路30aにデータを入出力する際に非導通となるスイッチとして機能する。これにより、ストア、リストアおよびリセット動作の際はノードQおよびQBと抵抗変化素子Re1およびRe2とが接続される。一方、双安定回路30aにデータを入出力する際は、抵抗変化素子Re1およびRe2が、SRAM動作(双安定回路30aへのデータの入出力動作)に影響することを抑制することができる。
【実施例2】
【0064】
さらに、FET41および42は、抵抗変化素子Re1およびRe2に流れる電流を制限する電流制限回路として機能する。FET41および42は、ストア動作の際、リセット動作の際より大きく電流を制限する。例えば図6のストア動作の際の電圧SRは0.45Vであり、図7のリセット動作の際の電圧SRは1.2Vである。このように、FET41および42により、ストアおよびリセットの際の抵抗変化素子Re1およびRe2を流れる電流を制御することができる。これにより、図2(b)のように、抵抗変化素子Re1およびRe2のセットおよびリセットを行なうことができる。
【実施例2】
【0065】
さらに、図3(a)のように抵抗変化素子Re1およびRe2にデータをストアする際にFET41および42のゲートに印加される電圧SRに応じ、抵抗変化素子Re1およびRe2の抵抗値が設定される。このように、電圧SRをにより、抵抗変化素子Re1およびRe2がセットされる際の抵抗値を変更することができる。
【実施例2】
【0066】
実施例2では、抵抗変化素子Re1およびRe2を、セット状態とするか、リセット状態とするかで、双安定回路30aのデータを抵抗変化素子Re1およびRe2にストアしていたが、図3(a)のように、抵抗変化素子Re1およびRe2のセット状態の抵抗値の違いにより双安定回路30aのデータをストアしてもよい。
【実施例3】
【0067】
実施例3は、抵抗変化素子を1つ用いる例である。図8は、実施例3に係るメモリセルの回路図である。図8を参照し、ノードQBと制御線CTRLとの間に、図5の抵抗変化素子Re2の代わりに抵抗R2が接続されている。抵抗R2は固定抵抗であり、抵抗変化素子Re1の高抵抗値と低抵抗値との間の抵抗値を有している。その他の構成は実施例2の図5と同じであり説明を省略する。ノードQがハイレベル、ノードQBがローレベルの場合、ストア動作において、抵抗変化素子Re1の抵抗は高抵抗となる。抵抗R2の抵抗値が抵抗変化素子Re1の抵抗値より低いため、リストアの際、ノードQはハイレベル、ノードQBはローレベルとなる。ノードQがローレベル、ノードQBがハイレベルの場合、ストア動作において、抵抗変化素子Re1の抵抗は低抵抗となる。抵抗R2の抵抗値が抵抗変化素子Re1の抵抗値より高いため、リストアの際、ノードQはローレベル、ノードQBはハイレベルとなる。以上のように、ノードQおよびノードQBのいずれか一方と制御線CTRLとの間に抵抗変化素子が接続され、ノードQおよびノードQBのいずれか一方と制御線CTRLとの間に固定抵抗が接続されている場合も、実施例2の図6および図7と同様の動作を行なうことができる。
【実施例3】
【0068】
実施例3のように、双安定回路30a内のノードQとは相補的な別のノードQBと、制御線CTRLとの間に抵抗変化素子の代わりに固定抵抗R2を接続してもよい。このような構成においても、ノードQがハイレベルのデータをストアする際、抵抗変化素子Re1の抵抗値を固定抵抗R2の抵抗値より高く設定し、ノードQがローレベルのデータをストアする際、固定抵抗R2の抵抗値より低く設定する。これにより、実施例2と同様に、抵抗変化素子Re1にストアされたデータを双安定回路30aにリストアすることができる。また、FET41により、双安定回路30aと抵抗変化素子Re1とが互いに影響することを抑制することができる。
【実施例4】
【0069】
実施例4は、Dラッチ回路の例である。図9は、実施例4に係るDラッチ回路の回路図である。実施例2の図5のワード線WLおよび入出力FET43および44が設けられていない。ノードQと入出力線DINとの間にパスゲート50が接続されている。また、ノードQと第2回路群20aとの間にパスゲート52が接続されている。パスゲート50および52は、各々p型MOSFET53とn型MOSFET54とを有している。FET53および54のソースとドレイン同士が接続されている。パスゲート50のFET53とパスゲート52のFET54とのゲートにはクロック補信号CLKBが入力する。パスゲート50のFET54とパスゲート52のFET53とのゲートにはクロック信号CLKが入力する。クロック信号CLKとしてハイレベルが入力すると、パスゲート50のFET53と54とは共に導通し、パスゲート50は導通する。一方、クロック信号CLKとしてローレベルが入力すると、パスゲート52のFET53と54とは共に非導通となり、パスゲート50は非導通となる。
【実施例4】
【0070】
このような構成により、クロック信号CLKがハイレベルのとき、パスゲート50は導通し、パスゲート52は遮断状態となる。これにより、入出力線DINのデータが双安定回路30aに書き込まれる。クロック信号CLKがローレベルのとき、パスゲート50は遮断状態となり、パスゲート52は導通する。これにより、双安定回路30aがデータを保持する。双安定回路30aに記憶されたデータはノードQまたはQBからデータを出力することができる。このように、パスゲート50は、双安定回路30aにデータを書き込むための第1スイッチとして機能する。また、パスゲート52は、パスゲート50と相補的に動作し、双安定回路30aのデータを保持する第2スイッチとして機能する。その他の構成は、実施例2の図5と同じであり説明を省略する。実施例4においても、実施例2の図6および図7と同様の動作を行なうことにより、双安定回路30aのデータを不揮発的に抵抗変化素子Re1およびRe2にストアすることができる。また、抵抗変化素子Re1およびRe2にストアされたデータを双安定回路30aにリストアすることができる。また、FET41および42により、双安定回路30aと抵抗変化素子Re1およびRe2とが互いに影響することを抑制することができる。
【実施例5】
【0071】
実施例5はDラッチ回路が複数接続されたマスタスレーブ型フリップフロップ回路の例である。図10は実施例5に係るラッチ回路の回路図である。図5のDラッチ回路100にさらにDラッチ回路102が接続されている。Dラッチ回路102のノードQBがラッチ回路100のパスゲート50に入力する。Dラッチ回路100と102とでは、パスゲートに入力するクロック信号CLKおよびクロック補信号CLKBが逆になっている。このように、マスタスレーブ型フリップフロップの後段のDラッチ回路102に抵抗変化素子Re1およびRe2を設け、データを不揮発的にストアすることができる。また、データをリストアすることができる。抵抗変化素子Re1およびRe2へのデータのストア、リストア時においては、Dラッチ回路100のパスゲート50は遮断状態である。このため、Dラッチ回路102の動作はDラッチ回路100におけるデータのストアおよびリストアに影響を及ぼさない。
【実施例6】
【0072】
実施例6は、論理回路を用いて双安定回路を構成する例である。図11は、実施例6に係るフリップフロップの回路図である。図11を参照に、双安定回路30bは、論理回路である第1回路群10bと第2回路群20bとが接続され構成されている。第1回路群10bは、1以上の入力A1~Anと1以上の出力(図11では1つの出力を図示している)とを有している。第2回路群20bは、1以上の入力B1~Bmと1以上の出力(図11では1つの出力を図示している)とを有している。第1回路群10bの出力と第2回路群20bの入力B1はノードQに接続されている。第2回路群20bの出力と第1回路群10bの入力A1はノードQBに接続されている。ノードQは、FET41および抵抗変化素子Re1を介し制御線CTRLに接続され、ノードQBは、FET42および抵抗変化素子Re2を介し制御線CTRLに接続されている。
【実施例6】
【0073】
双安定回路30bのデータを抵抗変化素子Re1およびRe2にストアする際には記憶すべき相補的なデータがそれぞれ第1回路群10bと第2回路群20bからノードQおよびノードQBに出力される。データを抵抗変化素子Re1およびRe2から双安定回路30bにリストアする際は、第1回路群10bの入力A2~An(すなわちノードQBに接続された入力A1以外の入力)には第1回路群10bがノードQにノードQBの論理反転を出力するような信号が入力される。第2回路群20bの入力B2~Bm(すなわちノードQに接続された入力B1以外の入力)には第2回路群20bがノードQBにノードQ1の論理反転を出力するような信号が入力されている。
【実施例6】
【0074】
実施例6においては、双安定回路30bが、1以上の入力と1以上の出力とを有する第1回路群10bと、1以上の入力と1以上の出力とを有する第2回路群20bと、が接続されて構成されている。この場合においても、第1回路群10bの出力のうち1つと第2回路群20bの入力のうち1つとが接続されたノードQと、第2回路群20bの出力のうち1つと第1回路群10bの入力のうち1つとが接続されたノードQBと、の少なくとも一方と制御線CTRLとの間に抵抗変化素子Re1およびRe2を接続する。そして、実施例2の図6および図7と同様の動作を行なう。これにより、双安定回路30bのデータを不揮発的に抵抗変化素子Re1およびRe2にストアすることができる。また、抵抗変化素子Re1およびRe2にストアされたデータを双安定回路30bにリストアすることができる。また、FET41および42により、双安定回路30bと抵抗変化素子Re1およびRe2とが互いに影響することを抑制することができる。
【実施例7】
【0075】
実施例7は、実施例6の具体例としてSRラッチ回路の例である。図12は、実施例7に係るSRラッチ回路の回路図である。実施例6の図11における第1回路群10bをNAND回路90、第2回路群20bをNAND回路90とする。第1回路群10bおよび第2回路群20bは双安定回路30bを構成する。第1回路群10bのNAND回路90にはS(セット)と第2回路群20bの出力が入力する。第2回路群20bのNAND回路90にはR(リセット)と第1回路群10bの出力が入力する。第1回路群10bのNAND回路90の出力がノードQ、第2回路群20bのNAND回路90の出力がノードQBに接続されている。ノードQは、FET41および抵抗変化素子Re1を介し制御線CTRLに接続され、ノードQBは、FET42および抵抗変化素子Re2を介し制御線CTRLに接続されている。
【実施例7】
【0076】
図13は、実施例7に係るSRラッチ回路をFETで構成した回路図である。第1回路群10bおよび第2回路群20bをpMOSFET70およびnMOSFET72で構成することができる。実施例7においても、双安定回路30bのデータを抵抗変化素子Re1およびRe2に不揮発的にストアし、抵抗変化素子Re1およびRe2のデータを双安定回路30bにリストアすることができる。また、FET41および42により、双安定回路30bと抵抗変化素子Re1およびRe2とが互いに影響することを抑制することができる。
【実施例8】
【0077】
実施例8は、論理回路を用いて双安定回路を構成する別の例である。図14を参照に、双安定回路30cは論理回路31を有している。論理回路31は、内部に第1回路群および第2回路群を有している。論理回路31は、2以上の入力C1~Cnと2以上の出力(図14では2つの出力を図示している)を有している。論理回路31の2つの出力は互いに相補であり、それぞれノードQおよびQBに接続されている。また、2つの出力は、論理回路31の入力のいずれか(図14では、C1とC2)に接続される。ノードQは、FET41および抵抗変化素子Re1を介し制御線CTRLに接続され、ノードQBは、FET42および抵抗変化素子Re2を介し制御線CTRLに接続されている。
【実施例8】
【0078】
実施例8のように、より一般的な回路を用いても、実施例2の図6および図7と同様の動作を行なうことにより、双安定回路30cのデータを抵抗変化素子Re1およびRe2に不揮発的にストアし、抵抗変化素子Re1およびRe2のデータを双安定回路30cにリストアすることができる。また、FET41および42により、双安定回路30cと抵抗変化素子Re1およびRe2とが互いに影響することを抑制することができる。
【実施例9】
【0079】
実施例9は、実施例8の具体例としてJKフリップフロップ路の例である。図15は、実施例9に係るJKフリップフロップの回路図である。実施例8の図14の論理回路31を8個のNAND回路90で実現している。ノードQに出力するNAND回路90が第1回路群10c、ノードQBに出力するNAND回路90が第2回路群20cに相当する。ノードQは、FET41および抵抗変化素子Re1を介し制御線CTRLに接続され、ノードQBは、FET42および抵抗変化素子Re2を介し制御線CTRLに接続されている。
【実施例9】
【0080】
図16は、実施例9に係るJKフリップフロップをFETで構成した回路図である。論理回路31をpMOSFET70およびnMOSFET72で構成することができる。ノードQは、FET41および抵抗変化素子Re1を介し制御線CTRLに接続され、ノードQBは、FET42および抵抗変化素子Re2を介し制御線CTRLに接続されている。実施例9においても、双安定回路30cのデータを抵抗変化素子Re1およびRe2に不揮発的にストアし、抵抗変化素子Re1およびRe2のデータを双安定回路30cにリストアすることができる。また、FET41および42により、双安定回路30cと抵抗変化素子Re1およびRe2とが互いに影響することを抑制することができる。
【実施例9】
【0081】
非特許文献3によれば、記憶ノードに抵抗変化素子が直接接続されている。このため、SRAMやラッチ回路動作時に記憶ノードから抵抗変化素子に流れ出る電流によりSRAM等動作時の消費電流が増大する。一方、実施例1~9によれば、通常のSRAM等動作時に、FET41および42を遮断状態とすることにより、抵抗変化素子Re1およびRe2を流れる漏洩電流パスを遮断し、待機消費電力を抑制することができる。
【実施例9】
【0082】
また、非特許文献3によれば、双安定回路から抵抗変化素子に流れ込む電流により、双安定回路からデータを読み出す際にノイズマージンが劣化する。一方、実施例1~9によれば、双安定回路30aと抵抗変化素子Re1およびRe2とをFET41および42により切り離せるため、ノイズマージンの劣化を抑制できる。
【実施例9】
【0083】
さらに、リストア動作には、双安定回路30aの第1回路群10aと第2回路群20aの特性のばらつきが影響する。この影響を抑制するためには、リストア動作時のノードQとノードQBとの電位差を大きくすることが好ましい。このため、抵抗変化素子Re1およびRe2の少なくともセット時の抵抗を低くすることことが好ましい。しかしながら、非特許文献3においては、抵抗変化素子のセット時の抵抗の低抵抗化と、前述の待機消費電力抑制およびノイズマージンの劣化の抑制と、のトレードオフとなる。一方、実施例1~9によれば、通常のSRAMやラッチ回路動作時にFET41および42を遮断状態とすることで、双安定回路30aと抵抗変化素子Re1およびRe2とを切り離せる。よって、セット時の抵抗が低抵抗な抵抗変化素子を用いることが可能となる。
【実施例9】
【0084】
実施例2から実施例9において、第1回路群および第2回路群としてCMOSFETを用いる例を示したが、抵抗負荷やDモード負荷を用いて第1回路群および第2回路群を構成してもよい。FET41および42としてn型FETの例を示したがp型FETでもよい。
【実施例10】
【0085】
実施例10は、実施例1~9を用いた電子装置の例である。図17は、実施例10に係る電子装置のブロック図である。電子装置は、マイクロプロセッサ110、不揮発性メインメモリ132および外部メモリ134を有している。不揮発性メインメモリ132は、例えばMRAMで構成されている。外部メモリ134は例えばハードデスクドライブ(HDD)である。マイクロプロセッサ110、不揮発性メインメモリ132および外部メモリ134は、バスにより接続されている。
【実施例10】
【0086】
マイクロプロセッサ110は、パワーマネージメントユニット112、不揮発性SARM114およびパワードメイン116を有している。不揮発性SRAM114は例えば実施例2または3に係る不揮発性メモリである。パワードメンインは、例えば実施例4~8の不揮発性フリップフロップ118を有している。不揮発性SRAM114およびパワードメイン116は、スリープトランジスタ120を有している。パワーマネージメントユニット112は、揮発性SRAM114およびパワードメイン116のスリープトランジスタ120を遮断することにより、揮発性SRAM114およびパワードメイン116に供給される電源を遮断することができる。
【実施例10】
【0087】
図18は、パワードメイン116のブロック図である。図18のように、パワードメイン116は、論理回路122、不揮発性レジスタ124を有している。不揮発性レジスタ124は、例えば実施例4の不揮発性Dフリップフロップ126およびAND回路128を有している。AND回路128は、レジスタコントローラ131のラッチ駆動信号(ラッチEN)、クロックCLKおよびパワーマネージメントユニット112の信号のANDを不揮発性Dフリップフロップ126にクロックCLKとして出力する。レジスタコントローラ131には、アドレスバスおよび入力信号が入力する。論理回路122には外部信号入力が入力する。OR回路130は、論理回路122の出力とパワーマネージメントユニット112の出力をORし、外部出力信号として出力する。スリープトランジスタ120はパワードメイン116への電力供給をオンオフする。
【実施例10】
【0088】
図18において、パワーマネージメントユニット112がパワードメイン116の電源を遮断する際は、パワーマネージメントユニット112は、AND回路128にローを出力することにより、相補性確保のため不揮発性Dフリップフロップ126へのクロック入力信号(AND回路128の出力に相当)を止めてクロックゲーティング状態にする。パワーマネージメントユニット112は、不揮発性Dフリップフロップ126のスイッチ線SRおよび制御線CTRLを制御し、図6のように、不揮発性Dフリップフロップ126内の双安定回路のデータを抵抗変化素子にストアする。また、OR回路130にハイを出力することにより、論理回路122からの外部出力信号の出力をハイに固定する。さらに、スリープトランジスタ120のゲートにハイを出力することにより、パワードメイン116への電源供給を停止する。
【実施例10】
【0089】
パワーマネージメントユニット112がパワードメイン116の電源を復旧する際は、パワーマネージメントユニット112は、不揮発性Dフリップフロップ126のスイッチ線SRおよび制御線CTRLを制御し、ストリープトランジスタ120のゲートにローを出力して、図7のように、不揮発性Dフリップフロップ126内の抵抗変化素子のデータを双安定回路にリストアする。さらに、OR回路130にローを出力する。パワーマネージメントユニット112は、AND回路128にハイを出力することにより、クロックゲーティングを解除する。以上のように、パワーマネージメントユニット112は、パワードメイン116の電源の遮断、復旧を行なうことができる。
【実施例10】
【0090】
実施例10によれば、パワーマネージメントユニット112が、揮発性SRAM114およびパワードメイン116を電源から完全に切り離すことにより、スタンバイ時の消費電力を劇的に削減することができる。さらに、マイクロプロセッサ110内のSRAM、ラッチ回路およびフリップフロップを、実施例1から実施例9の回路で構成することにより、電源遮断時においても、電源遮断直前のデータを不揮発的に記憶することができる。よって、マイクロプロセッサ110の稼動時に電源を遮断したとしても、電源再投入時は電源を遮断した直前の状態からマイクロプロセッサを稼動させることができる。
【実施例10】
【0091】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0092】
10 第1回路群
20 第2回路群
30 双安定回路
41、42 FET
50、52 パスゲート
Q、QB ノード
Re1、Re2 抵抗変化素子
CTRL 制御線
DIN、DINB 入出力線
図面
【図1】
0
【図2】
1
【図3】
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【図4】
3
【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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