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明細書 :双安定回路と不揮発性素子とを備える記憶回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B1)
特許番号 特許第5312715号 (P5312715)
登録日 平成25年7月12日(2013.7.12)
発行日 平成25年10月9日(2013.10.9)
発明の名称または考案の名称 双安定回路と不揮発性素子とを備える記憶回路
国際特許分類 G11C  11/412       (2006.01)
G11C  11/41        (2006.01)
G11C  11/15        (2006.01)
FI G11C 11/40 301
G11C 11/40 Z
G11C 11/15 110
請求項の数または発明の数 13
全頁数 17
出願番号 特願2013-521330 (P2013-521330)
出願日 平成25年2月19日(2013.2.19)
新規性喪失の例外の表示 特許法第30条第2項適用 日本応用物理学会誌第51巻(平成24年3月30日)日本応用物理学会発行第40212-1~3ページに発表
国際出願番号 PCT/JP2013/054052
優先権出願番号 2012114989
優先日 平成24年5月18日(2012.5.18)
優先権主張国 日本国(JP)
審査請求日 平成25年5月15日(2013.5.15)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】独立行政法人科学技術振興機構
発明者または考案者 【氏名】周藤 悠介
【氏名】山本 修一郎
【氏名】菅原 聡
早期審査対象出願または早期審理対象出願 早期審査対象出願
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
審査官 【審査官】堀 拓也
参考文献・文献 特開2010-232959(JP,A)
国際公開第2009/028298(WO,A1)
国際公開第2004/040582(WO,A1)
特開2011-187114(JP,A)
藤田忍,安部恵子,野村久美子,與田博明,ノーマリオフプロセッサ実現に向けた不揮発メモリの課題と展望,電子情報通信学会技術研究報告,日本,一般社団法人電子情報通信学会,2012年 1月12日,111(388),27-31
Yusuke Shuto,Shuuichirou Yamamoto,and Satoshi Sugahara,Evaluation and Control of Break-Even Time of Novolataile Static RandomAccess Memory Based on Spin-Transistor Architecture with Spin-Transfer-Torque Magnetic Tunnel Junction,Japanese Journal of Applied Physics,日本,公益社団法人応用物理学会,2012年 3月30日,51巻,040212-1-040212-3
調査した分野 G11C 11/412
G11C 11/15
G11C 11/41
要約 データを記憶する双安定回路30と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子MTJ1、MTJ2と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備する記憶回路。
特許請求の範囲 【請求項1】
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、
を具備することを特徴とする記憶回路。
【請求項2】
前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、
前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、
前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くすることを特徴とする請求項1記載の記憶回路。
【請求項3】
前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さであることを特徴とする請求項1または2記載の記憶回路。
【請求項4】
前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをEstoreSC
前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをErestoreSC
前記双安定回路の電源電圧を低くした場合の消費電流をILSNV
前記双安定回路の電源を遮断した場合の消費電流をISD
前記双安定回路の電源電圧を低くした場合の電源電圧をVsleepとした場合、
前記所定期間は(EstoreSC+ErestoreSC)/((ILSNV-ISD)×Vsleep)以上であることを特徴とする請求項1から3のいずれか一項記載の記憶回路。
【請求項5】
前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されていることを特徴とする請求項1から4のいずれか一項記載の記憶回路。
【請求項6】
前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアすることを特徴とする請求項5記載の記憶回路。
【請求項7】
前記双安定回路は、相補的な第1ノードおよび第2ノードを含み、
前記不揮発性素子は、一端が前記第1ノードに他端が前記制御線に接続された第1不揮発性素子と、一端が前記第2ノードに他端が前記制御線との間に接続された第2不揮発性素子と、を含むことを特徴とする請求項5または6記載の記憶回路。
【請求項8】
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたMOSFETと、
前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、
を具備することを特徴とする請求項1から7のいずれか一項記載の記憶回路。
【請求項9】
前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くすることを特徴とする請求項8記載の記憶回路。
【請求項10】
前記不揮発性素子は、強磁性トンネル接合素子であることを特徴とする請求項1から9のいずれか一項記載の記憶回路。
【請求項11】
データを記憶する双安定回路と、
一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、
前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記FETのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、
を具備することを特徴とする記憶回路。
【請求項12】
前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くすることを特徴とする請求項11記載の記憶回路。
【請求項13】
前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くすることを特徴とする請求項11または12記載の記憶回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。
【背景技術】
【0002】
SRAM(Static Ramdom Access Memory)の双安定回路に記憶されているデータを強磁性トンネル接合素子(MTJ)に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にMTJから双安定回路にデータをリストアする記憶装置が知られている(例えば特許文献1)。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、FPGA(Field Programmable Gate Array)またはCMOS(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。
【先行技術文献】
【0003】

【特許文献1】国際公開2009/028298号
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1の記憶回路においては、双安定回路のデータをMTJに不揮発的にストアできることから、双安定回路の電源を遮断することができる。これにより、待機時の消費電力を大幅に抑制できる。しかしながら、電源が投入されている期間は、通常のSRAMに比べると消費電力が大きくなる。
【0005】
本発明は、上記課題に鑑みなされたものであり、消費電力を削減することを目的とする。
【課題を解決するための手段】
【0006】
本発明は、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
【0007】
上記構成において、前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする構成とすることができる。
【0008】
上記構成において、前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さである構成とすることができる。
【0009】
上記構成において、前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをEstoreSC、前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをErestoreSC、前記双安定回路の電源電圧を低くした場合の消費電流をILSNV、前記双安定回路の電源を遮断した場合の消費電流をISD、前記双安定回路の電源電圧を低くした場合の電源電圧をVsleepとした場合、前記所定期間は(EstoreSC+ErestoreSC)/((ILSNV-ISD)×Vsleep)以上である構成とすることができる。
【0010】
上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されている構成とすることができる。
【0011】
上記構成において、前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアする構成とすることができる。
【0012】
上記構成において、前記双安定回路は、相補的な第1ノードおよび第2ノードを含み、前記不揮発性素子は、一端が前記第1ノードに他端が前記制御線に接続された第1不揮発性素子と、一端が前記第2ノードに他端が前記制御線との間に接続された第2不揮発性素子と、を含む構成とすることができる。
【0013】
上記構成において、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたMOSFETと、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、を具備する構成とすることができる。
【0014】
上記構成において、前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くする構成とすることができる。
【0015】
上記構成において、前記不揮発性素子は、強磁性トンネル接合素子である構成とすることができる。
【0016】
本発明は、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記FETのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
【0017】
上記構成において、前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くする構成とすることができる。
【0018】
上記構成において、前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くする構成とすることができる。
【発明の効果】
【0019】
本発明によれば、消費電力を削減することができる。
【図面の簡単な説明】
【0020】
【図1】図1(a)および図1(c)は、強磁性トンネル接合素子の一例を示す図である。図1(b)は、強磁性トンネル接合素子40の電流-電圧特性を示す図である。
【図2】図2は、記憶セルの回路図である。
【図3】図3は、記憶セルの制御を示すタイミングチャートである。
【図4】図4(a)および図4(b)は、記憶セルの別の例を示す回路図である。
【図5】図5(a)および図5(b)は、実施例1に係る記憶回路および記憶セルを示すブロック図である。
【図6】図6は、電源および制御線の電圧を示すタイミングチャートである。
【図7】図7は、電源に対する記憶セルのリーク電流のシミュレーション結果を示す図である。
【図8】図8は、実施例1に係る記憶回路において、シャットダウンとスリープ状態の消費電流を比較した模式図である。
【図9】図9は、実施例1に係る記憶回路と6T-SRAMとの消費電流を比較した模式図である。
【図10】図10は、制御部の制御を示すフローチャートである。
【図11】図11は、ストア期間における制御線CTRLおよびスイッチ線SRの電圧および強磁性トンネル接合素子MTJ1およびMTJ2を流れる電流I1およびI2をシミュレーションしたタイミングチャートである。
【図12】図12(a)および図12(b)は、それぞれストア期間の双安定回路の特性をシミュレーションした図である。
【図13】図13は、リストア期間における電源Vsupplyおよびスイッチ線SRの電圧および強磁性トンネル接合素子MTJ1およびMTJ2を流れる電流I1およびI2をシミュレーションしたタイミングチャートである。
【図14】図14(a)から図14(c)は、それぞれリストア期間のノードQおよびQBにおける電位の変化をシミュレーションした図である。
【発明を実施するための形態】
【0021】
まず、不揮発性素子として強磁性トンネル接合素子について説明する。図1(a)は、強磁性トンネル接合素子の一例を示す図である。強磁性トンネル接合素子40は、強磁性電極フリー層42と、強磁性電極ピン層46と、強磁性電極フリー層42と強磁性電極ピン層46との間に設けられたトンネル絶縁膜44とを有する。強磁性電極フリー層42および強磁性電極ピン層46は、強磁性金属、ハーフメタル強磁性体または強磁性半導体からなる。強磁性電極フリー層42は、磁化方向を変更することができる。一方、強磁性電極ピン層46は、磁化方向が固定されている。強磁性電極フリー層42と強磁性電極ピン層46との磁化方向が平行な状態を平行磁化、反平行な場合を反平行磁化という。

【0022】
図1(b)は、強磁性トンネル接合素子40の電流-電圧特性を示す図である。図1(a)のように、強磁性電極ピン層46に対し強磁性電極フリー層42に印加される電圧Vおよび強磁性電極フリー層42から強磁性電極ピン層46に流れる電流Iで定義する。このときの強磁性トンネル接合素子40のシンボルを図1(c)のように定義する。図1(b)を参照に、平行磁化状態の強磁性トンネル接合素子40の抵抗Rpは、反平行磁化状態の強磁性トンネル接合素子40の抵抗Rapより小さくなる。一般に、RpとRapは強磁性トンネル接合に印加される電圧の関数であるが、以下では近似的に抵抗値が一定の抵抗として取り扱う。RpとRapが一定抵抗でない場合でも以下の議論は同様に成り立つ。

【0023】
反平行磁化状態において、強磁性トンネル接合素子40に印加される電圧Vが大きくなると、電流Iは抵抗Rapの逆数の傾きで大きくなる(図1(b)のA)。電流Iが閾値電流ITFを越えると、強磁性電極ピン層46から強磁性電極フリー層42に注入される強磁性電極ピン層46の多数スピンの電子により、強磁性電極フリー層42の磁化が反転し、平行磁化状態となる(図1(b)のB)。これにより、強磁性トンネル接合素子40の抵抗はRpとなる。一方、平行磁化状態で負の電流Iが流れ(図1(b)のC)、閾値電流ITRを負に越えると、強磁性電極フリー層42から強磁性電極ピン層46に注入される電子のうち、強磁性電極フリー層42の少数スピンの電子は強磁性電極ピン層46によって反射される。これにより、強磁性電極フリー層42の磁化が反転し、反平行磁化状態となる(図1(b)のD)。

【0024】
このように、スピン偏極した電荷の注入により磁化方向を変更させる強磁性電極フリー層42の磁化方向を反転させる方法をスピン注入磁化反転法という。スピン注入磁化反転法は、磁界を発生させ磁化方向を変更する方法に比べ、磁化方向の変更に要する消費電力を削減できる可能性がある。また、磁場を発生させ磁化方向を変更する方法に比べると、漏洩磁場の問題がないことから、選択セル以外のセルに誤書き込みや誤消去を発生するディスターブの影響を受け難く、高密度集積化に向いている。

【0025】
次に、双安定回路と強磁性トンネル接合素子とを有する記憶セルの例について説明する。図2は、記憶セルの回路図である。図2に示すように、記憶セル100は、第1インバータ回路10、第2インバータ回路20、強磁性トンネル接合素子MTJ1およびMTJ2を有している。第1インバータ回路10と第2インバータ回路20はリング状に接続され双安定回路30を構成している。第1インバータ回路10は、nMOSFET(Metal Oxide Semiconductor Field Effect Transistor)m2およびpMOSFETm1を有している。第2インバータ回路20は、nMOSFETm4およびpMOSFETm3を有している。

【0026】
第1インバータ回路10と第2インバータ回路20が接続されたノードがそれぞれノードQ、QBである。ノードQとノードQBとは互いに相補ノードであり、双安定回路30は、ノードQおよびノードQBがそれぞれハイレベルおよびローレベル、または、ノードQおよびノードQBがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路30は、安定状態となることにより、データを記憶することができる。

【0027】
ノードQおよびQBは、それぞれMOSFETm5およびm6を介し入出力線DおよびDBに接続されている。MOSFETm5およびm6のゲートはワード線WLに接続されている。MOSFETm1からm6により6MOSFET型のSRAMが形成される。

【0028】
ノードQと制御線CTRLとの間にFETm7と強磁性トンネル接合素子MTJ1とが接続され、ノードQBと制御線CTRLとの間にFETm8と強磁性トンネル接合素子MTJ2とが接続されている。FETm7およびm8のソースおよびドレインの一方は、ノードQおよびQBに、ソースおよびドレインの他方は強磁性トンネル接合素子MTJ1およびMTJ2にそれぞれ接続されている。また、FETm7およびm8のゲートはスイッチ線SRに接続されている。なお、FETm7およびm8は、それぞれ、強磁性トンネル接合素子MTJ1およびMTJ2と制御線CTRLとの間に接続されていてもよい。すなわち、FETm7およびm8のソースおよびドレインがノードQおよびQBと制御線CTRLとの間に強磁性トンネル接合素子MTJ1およびMTJ2に対し直列に接続されていればよい。また、FETm7およびm8は、設けられていなくてもよい。

【0029】
双安定回路30へのデータの書き込みおよび読み出しは、従来のSRAMと同じように行なわれる。すなわち、ワード線WLをハイレベルとしFETm5およびm6を導通状態とすることにより、双安定回路30に入出力線DおよびDBのデータが書き込まれる。また、入出力線DおよびDBを等電位の浮遊状態としワード線WLをハイレベルとしFETm5およびm6を導通状態とすることにより、双安定回路30のデータを入出力線DおよびDBに読み出すことができる。FETm5およびm6を遮断状態とすることにより、双安定回路30のデータが保持される。なお、双安定回路30へのデータの書き込み、読み出し、および保持の際、スイッチ線SRはローレベルとし、FETm7およびm8は遮断状態とすることが好ましい。これにより、ノードQおよびQBと制御線CTRL間の電流を抑制し、消費電力を削減することができる。

【0030】
図3は、記憶セルの制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図3を参照し、電源電圧Vsupplyが供給され、制御線CTRLおよびスイッチ線SRはローレベルである。双安定回路30へのデータの書き込みは、ワード線WLをハイレベル、入出力線D、DBをハイレベルまたはローレベルとすることにより行なわれる。双安定回路30から強磁性トンネル接合素子MTJ1およびMTJ2へのデータのストアは、期間T1においてスイッチ線SRおよび制御線CTRLをハイレベルとし、期間T2において、スイッチ線SRをハイレベルとし制御線CTRLをローレベルとすることにより行なわれる。

【0031】
ノードQおよびQBがそれぞれハイレベルおよびローレベルのとき、強磁性トンネル接合素子MTJ1およびMTJ2はそれぞれ高抵抗および低抵抗となる。ノードQおよびQBがそれぞれローレベルおよびハイレベルのとき、強磁性トンネル接合素子MTJ1およびMTJ2はそれぞれ低抵抗および高抵抗となる。このように、双安定回路30のデータが強磁性トンネル接合素子MTJ1およびMTJ2にストアされる。

【0032】
その後、電源電圧Vsupplyを0Vとすることにより、記憶セルはシャットダウン状態となる。このとき、記憶セルに電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子MTJ1およびMTJ2から双安定回路30へのデータのリストアは、期間T3において制御線CTRLをローレベルとしスイッチ線SRをハイレベルとした状態で電源電圧Vsupplyを0Vから立ち上げることにより行なわれる。

【0033】
強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ高抵抗および低抵抗のとき、ノードQおよびQBはそれぞれハイレベルおよびローレベルとなる。強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ低抵抗および高抵抗のとき、ノードQおよびQBはそれぞれローレベルおよびハイレベルとなる。このように、強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的に記憶されているデータが双安定回路にリストアされる。

【0034】
双安定回路30からのデータの読み出しは、ワード線WLをハイレベルとすることにより行なわれる。

【0035】
図4(a)および図4(b)は、記憶セルの別の例を示す回路図である。図4(a)に示すように、強磁性トンネル接合素子MTJ2の代わりに抵抗R1を用いることができる。図4(b)に示すように、ノードQBと制御線CTRLとの間は接続されていない。図4(a)および図4(b)のように、強磁性トンネル接合素子は、ノードQおよびQBの一方と制御線CTRLとの間にのみ接続してもよい。なお、FETm7は、それぞれ、強磁性トンネル接合素子MTJ1と制御線CTRLとの間に接続されていてもよい。また、FETm7は、設けられていなくてもよい。以下の実施例においては、図2において示した記憶セル100を例に説明するが図4(a)および図4(b)において示した記憶セルを用いてもよい。また、不揮発性素子として、強磁性トンネル接合素子を例に説明するが、抵抗変化素子、相変化素子または強誘電体素子等の他の不揮発性素子を用いてもよい。
【実施例1】
【0036】
図5(a)および図5(b)は、実施例1に係る記憶回路および記憶セルを示すブロック図である。図5(a)を参照し、記憶回路103は、メモリ領域77、列デコーダ71、列ドライバ72、行デコーダ73、行ドライバ74および制御部85を備えている。メモリ領域77には、複数の記憶セル75がマトリックス状に配置されている。列デコーダ71および行デコーダ73は、アドレス信号から列および行を選択する。列ドライバ72は、選択された列の入出力線D、DBおよび制御線CTRLに電圧等を印加する。行ドライバ74は、選択された行のワード線WL、スイッチ線SRおよび制御線CTRLに電圧等を印加する。制御部85は、列デコーダ71、列ドライバ72、行デコーダ73、行ドライバ74を介し、記憶セル75の入出力線D、DB、ワード線WL、スイッチ線SRおよび制御線CTRLに電圧等を印加する。なお、列ドライバ72が制御線に電圧を印加する際は、制御線は記憶セルごとに接続されている。図5(b)に示すように、記憶セル75は、例えば図2の記憶セル100と同様である。
【実施例1】
【0037】
なお、行ドライバ74が制御線CTRLに電圧を印加する場合、例えば、行に配列された記憶セル75毎に制御線CTRLが接続される。列ドライバ72が制御線CTRLに電圧を印加する場合、例えば、列に配列された記憶セル75に共通に制御線CTRLが接続される。
【実施例1】
【0038】
図6は、電源および制御線の電圧を示すタイミングチャートである。図6を参照し、双安定回路30にデータが保持されている期間にはスリープ期間と通常期間とがある。通常期間は、双安定回路30のデータを揮発的に書き換える期間である。スリープ期間は、双安定回路30のデータを保持するのみであり、データの書き換えを行なわない期間である。スリープ期間においては、通常期間に対し、双安定回路30に供給される電源の電圧Vsupplyを、データを保持できる程度に低くする。例えば、通常期間のVsupplyを1.1V、およびスリープ期間のVsupplyを0.9Vとする。これにより、消費電力を抑制できる。
【実施例1】
【0039】
スリープ期間および通常期間の制御線CTRLの電圧を0V(ローレベルの電圧)とすると、MOSFETm7およびm8のリーク電流により、消費電力が大きくなる。そこで、制御線CTRLの電圧を0Vより大きくする。これにより、MOSFETm7およびm8のリーク電流を小さくでき、消費電力を抑制できる。
【実施例1】
【0040】
ストア期間においては、制御線CTRLの電圧を0Vとし、その後1.1Vとする。シャットダウン期間においては、電源電圧Vsupplyおよび制御線CTRLとを0Vとする。
【実施例1】
【0041】
図7は、電源に対する記憶セルのリーク電流のシミュレーション結果を示す図である。点線は図5(b)において、MOSFETm7、m8、強磁性トンネル結合素子MTJ1およびMTJ2を設けない6トランジスタSRAM(6T-SRAM)セルのリーク電流を示している。破線は、制御線CTRLの電圧を0Vとした場合のリーク電流、実線は、制御線CTRLの電圧を0.1Vとした場合のリーク電流を示している。図7のように、制御線CTRLの電圧を制御することにより、記憶セルの消費電力を抑制できる。
【実施例1】
【0042】
図8は、実施例1に係る記憶回路において、シャットダウンとスリープ状態の消費電流を比較した模式図である。図9は、実施例1に係る記憶回路と6T-SRAMとの消費電流を比較した模式図である。図8の実線は、記憶回路103における各期間の消費電流を示している。図8の破線は、記憶セル75のシャットダウンを行なわずにスリープ状態とした場合の消費電流を示している。図9において、実線は、記憶回路103における各期間の消費電流を示している。破線は、6T-SRAMセルを用いた記憶回路の消費電流を示している。点線は、6T-SRAMセルを用いた記憶回路の通常期間の消費電流を示している。
【実施例1】
【0043】
スリープ期間の長さをτsleep、6T-SRAMの電流ILS、実施例1の電流ILSNVとする。通常期間の長さをτact、6T-SRAMの電流I、実施例1の電流INVとする。ストア期間の長さをτst、電流をIMTJとする。シャットダウン期間の長さをτSD、電流をISDとする。リストア期間の長さをτret、電流IRushとする。スリープ期間と通常期間との合計の長さをτexeとする。スリープ期間からリストア期間までの長さをτcycとする。
【実施例1】
【0044】
図9に示すように、スリープ期間および通常期間においては、MOSFETm7およびm8にリーク電流が流れるため、実施例1の記憶回路103の消費電流が6T-SRAMより大きい。ストア期間およびリストア期間においては、強磁性トンネル接合素子MTJ1およびMTJ2に電流を流すため、実施例1の消費電流が大きくなる。シャットダウン期間においては、実施例1の記憶回路103は、わずかにリーク電流が流れるものの消費電流は十分に小さくなる。6T-SRAMにおいては、シャットダウンできないためストア期間、シャットダウン期間およびリストア期間はスリープ期間となる。
【実施例1】
【0045】
図10は、制御部の制御を示すフローチャートである。図10を参照し、双安定回路30からデータの読み出しまたは書き込みを行なわない非アクセス期間がある場合の制御を示している。制御部85は、非アクセス期間を取得する(ステップS10)。非アクセス期間は、例えば記憶回路103を制御するCPU(Central Processing Unit)等から取得する。制御部85は、非アクセス期間が所定期間T0より長いか判定する(ステップS12)。Yesの場合、制御部85は、双安定回路30のデータを強磁性トンネル接合素子MTJ1およびMTJ2にストアする(ステップS14)。その後、制御部85は、電源電圧Vsupplyを遮断することにより、シャットダウンする(ステップS16)。制御部85は、リストアするか判定する(ステップS18)。例えば、非アクセス期間が経過した場合、またはCPU等から記憶セル75へのアクセスの信号を取得した場合、制御部85は、リストアすると判定する。Yesの場合、制御部85は、強磁性トンネル接合素子MTJ1およびMTJ2にストアされているデータを双安定回路30にリストアする(ステップS20)。その後、終了する。Noの場合、ステップS18に戻る。
【実施例1】
【0046】
ステップS12において、Noの場合、制御部85は、双安定回路30の電源電圧Vsupplyを低くし、記憶セル75をスリープ状態とする(ステップS22)。制御部85は、双安定回路30を通常状態に戻すか判定する(ステップS18)。例えば、非アクセス期間が経過した場合、またはCPU等から記憶セル75へのアクセスの信号を取得した場合、制御部85は、通常状態に戻すと判断する(ステップS24)。Yesの場合、制御部85は、双安定回路30の電源電圧Vsupplyを通常状態とし、記憶セル75を通常状態とする(ステップS26)。その後、終了する。Noの場合、ステップS24に戻る。
【実施例1】
【0047】
実施例1によれば、ステップS14および16のように、非アクセス期間が所定期間T0より長い場合、制御部85は、双安定回路30に記憶されたデータを不揮発的にストアするとともに双安定回路30の電源を遮断する。ステップS22のように、非アクセス期間が所定期間T0より短い場合、双安定回路30に記憶されたデータの不揮発的なストアを行なわず、双安定回路30の電源電圧Vsupplyを双安定回路30からデータの読み出しまたは書き込む際の電圧より低くする。すなわち記憶セル75をスリープ状態とする。図8に示すように、ストア期間およびリストア期間においては消費電流が増大する。よって、非アクセス期間が短い場合は、シャットダウンせずスリープ状態とする方が全体の消費電力を抑制できる。一方、非アクセス期間が長い場合は、シャットダウンした方が全体の消費電力を抑制できる。よって、実施例1においては、消費電力を抑制できる。
【実施例1】
【0048】
所定期間T0として自己比較ブレークイーブン期間(BETSC)を用いることができる。BETSCは、非アクセス期間にシャットダウンとする場合とスリープとする場合との消費電力が等しくなるようなシャットダウン期間である。例えば、BETSCは、所定期間T0をスリープ状態とした場合の消費電力が、強磁性トンネル接合素子MTJ1およびMTJ2にデータをストアおよびリストアする期間の消費電力と所定期間の間シャットダウンする場合のリーク電流で消費する消費電力との和と、同じになるような期間である。記憶回路103の消費電力を抑制するためには、所定期間T0をBETSCと同じ長さまたはBETSC以上の長さとすることが好ましい。
【実施例1】
【0049】
なお、シャットダウン期間のリーク電流は、例えば双安定回路30の電源をオフしても、電源電圧が完全に0Vとならないために流れる電流である。その他、シャットダウン期間に流れる電流を含む。例えば、電源電圧Vsupplyと電源との間にスリープトランジスタを設け、スリープトランジスタをオフすることで、シャットダウン期間の電源電圧Vsupplyを0Vとする。スリープトランジスタにわずかなリーク電流が存在すると、記憶セルにもリーク電流が流れる。このため、シャットダウン期間におけるリーク電流を完全にゼロとすることはできない場合がある。
【実施例1】
【0050】
シャットダウン期間のリーク電流による消費電力が無視できる場合は、BETSCを、所定期間T0をスリープ状態とした場合の消費電力が、強磁性トンネル接合素子MTJ1およびMTJ2にデータをストアおよびリストアする期間の消費電力と同じなるような期間とすることもできる。
【実施例1】
【0051】
図8において、領域50は、ストアする場合の電流とスリープ状態の電流の差である。領域52は、リストアする場合の電流とスリープ状態の電流の差である。領域50に相当するエネルギー(強磁性トンネル接合素子にデータをストアするためのエネルギーからストア期間記憶セル75をスリープ状態とした場合のエネルギーを引いたエネルギー)をEstoreSC、領域52に相当するエネルギー(強磁性トンネル接合素子からデータをリストアするためのエネルギーからリストア期間記憶セル75をスリープ状態とした場合のエネルギーを引いたエネルギー)をErestoreSCとする。スリープ期間の消費電流をILSNV、シャットダウン期間の消費電流をISD、スリープ期間の電源電圧をVsleepとする。このとき、期間BETSCは、数式1で表すことができる。
【数1】
JP0005312715B1_000002t.gif
【実施例1】
【0052】
図9において、ストアに必要なエネルギーから6T-SRAMのスリープ状態での対応する期間のエネルギーを引いたエネルギーをEstore、リストアに必要なエネルギーから6T-SRAMのスリープ状態での対応する期間のエネルギーを引いたエネルギーをErestoreとする。スリープ期間のデューティ比rsleep=(τsleep/τexe)とする。η=(INV-I)/(ILS-ISD)、ηLS=(ILSNV-ILS)/(ILS-ISD)とする。このとき、6T-SRAMと比較したブレークイーブン期間BETは数式2で表すことができる。
【数2】
JP0005312715B1_000003t.gif
【実施例1】
【0053】
このように、実施例1に係る記憶回路と6T-SRAMと消費電力を比較した場合、期間BET以上にすれば、6T-SRAMに対して省電力効果が得られる。
【実施例1】
【0054】
実施例1においては、双安定回路30と制御線CTRLとの間に強磁性トンネル接合素子MTJ1およびMTJ2が接続された場合を例に説明したが、強磁性トンネル接合素子等の不揮発性素子にデータを不揮発的にストアできれば、他の回路構成でもよい。例えば、図4(a)および図4(b)のように、強磁性トンネル接合素子が、双安定回路30内の1つのノードQまたはQBと制御線CTRLとの間に1つ設けられていてもよい。
【実施例1】
【0055】
強磁性トンネル接合素子のように、両端の間に流れる電流により双安定回路30に記憶されたデータを不揮発的にストアする不揮発性素子の場合、ストア期間の消費電流が大きくなる。よって、非アクセス期間と所定期間との比較により、シャットダウンするか否かを判定することが好ましい。
【実施例1】
【0056】
図7のように、制御部85は、双安定回路30がデータを記憶している期間(スリープ期間および通常期間)の制御線CTRLの電圧を、不揮発性素子に双安定回路30に記憶されたデータを不揮発的にストアする期間(ストア期間)に制御線CTRLに印加される最も低い電圧より、高くする。これにより、記憶セル75の消費電力を抑制できる。
【実施例1】
【0057】
また、図7のように、制御部85は、双安定回路30がデータを記憶している間の制御線CTRLの電圧を、双安定回路30の電源を遮断している期間(シャットダウン期間)の制御線CTRLの電圧より高くする。これにより、記憶セルの消費電力を抑制できる。
【実施例2】
【0058】
実施例2における記憶回路の構成は、実施例1の図5と同じであり説明を省略する。図11は、ストア期間における制御線CTRLおよびスイッチ線SRの電圧および強磁性トンネル接合素子MTJ1およびMTJ2を流れる電流I1およびI2をシミュレーションしたタイミングチャートである。なお、強磁性トンネル接合素子MTJ1を低抵抗から高抵抗に、強磁性トンネル接合素子MTJ2を高抵抗から低抵抗に変化させる場合についてシミュレーションしている。点線は、制御線CTRLおよびスイッチ線SRの電圧が1.1V(VDD)のとき、破線は、制御線CTRLのおよびスイッチ線SRの電圧がそれぞれ1.1Vおよび0.7Vのとき、実線は、制御線CTRLのおよびスイッチ線SRの電圧がそれぞれ0.4Vおよび0.7Vのときを示している。
【実施例2】
【0059】
電流I1およびI2は、双安定回路30から制御線CTRLへの電流を正としている、電流Icは、強磁性トンネル接合素子の抵抗が変化する電流を示している。すなわち電流I1およびI2の絶対値が、電流Icより大きい電流であれば、強磁性トンネル接合素子の抵抗が変化する。
【実施例2】
【0060】
制御線CTRLが0Vのとき、スイッチ線SRの電圧を0.7Vとし、MOSFETm7およびm8を流れる電流I1を低くしても電流I1の絶対値がIcより大きければ強磁性トンネル接合素子MTJ1は低抵抗から高抵抗に変化する。制御線CTRLに正電圧を印加するとき、スイッチ線SRの電圧を0.7Vとし、MOSFETm7およびm8を流れる電流I2の絶対値を低くしてもI2の絶対値がIcの絶対値より大きければ強磁性トンネル接合素子MTJ2は高抵抗から低抵抗に変化する。さらに、制御線CTRLの電圧を0.4Vとしても強磁性トンネル接合素子MTJ2は高抵抗から低抵抗に変化する。このように、スイッチ線SRおよび制御線CTRLの電圧を低くすることにより、消費電力を抑制し、かつストアを行なうことができる。
【実施例2】
【0061】
なお、電流I2の絶対値が電流I1より大きいのは、MOSFETm8のソースはノードQBと接続するのに対し、MOSFETm7のソースは抵抗(強磁性トンネル接合素子)を介し制御線CTRLに接続するためである。
【実施例2】
【0062】
図12(a)および図12(b)は、それぞれストア期間の双安定回路の特性をシミュレーションした図である。図12(a)および図12(b)は、ストア期間に強磁性トンネル接合素子に電流が流れている際のノードQに対するノードQBの電圧を示している。矢印はシミュレーションの際の走査の方向である。図12(a)を参照に、強磁性トンネル接合素子MTJ1を低抵抗から高抵抗に変更する際(図11において制御線が0Vのとき)、スイッチ線SRの電圧が1.1V、0.85Vおよび0.7Vのときをそれぞれ点線、破線および実線で示している。図12(a)のように、スイッチ線SRの電圧が低くなるに従い、双安定回路30のノイズマージンが増大している。
【実施例2】
【0063】
図12(b)を参照し、強磁性トンネル接合素子MTJ2高抵抗から低抵抗に変更する際(図11において制御線が正電圧のとき)、スイッチ線SRおよび制御線CTRLの電圧が1.1Vおよび0.65V、0.85Vおよび0.5V、並びに0.7Vおよび0.4Vのときをそれぞれ実線、破線および点線で示している。図12(b)のように、スイッチ線SRおよび制御線CTRLの電圧が低くなるに従い、双安定回路30のノイズマージンが増大している。
【実施例3】
【0064】
実施例3における記憶回路の構成は、実施例1の図5(a)および図5(b)と同じであり説明を省略する。図13は、リストア期間における電源電圧Vsupplyおよびスイッチ線SRの電圧および強磁性トンネル接合素子MTJ1およびMTJ2を流れる電流I1およびI2をシミュレーションしたタイミングチャートである。なお、強磁性トンネル接合素子MTJ1を高抵抗、強磁性トンネル接合素子MTJ2を低抵抗とした場合についてシミュレーションしている。点線は、スイッチ線SRの電圧が1.1V(VDD)のとき、実線は、スイッチ線SRの電圧が0.7Vのときを示している。電源電圧Vsupplyが立ち上がる際に、実線は点線に比べ電流I1およびI2ともに小さい。よって、消費電力を抑制することができる。
【実施例3】
【0065】
図14(a)から図14(c)は、それぞれリストア期間のノードQおよびQBにおける電位の変化をシミュレーションした図である。強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ高抵抗および低抵抗であり、スイッチ線SRの電圧が1.1V、0.85Vおよび0.7Vのときを示している。図14(a)から図14(c)は、リストア期間の電源電圧Vsupplyをランプ上昇させた場合の電源電圧の上昇レートをそれぞれ0.011V/n秒、0.11V/n秒および1.1V/n秒とする場合に対応する。いずれの上昇レートにおいてもスイッチ線SRの電圧が0.7Vにおいては、ノードQBの電圧が高くならずにノードQの電圧VQがハイレベルにリストアされている。このように、スイッチ線SRの電圧が小さい方が安定に双安定回路30にデータがリストアされている。
【実施例3】
【0066】
実施例2および3よれば、制御部85は、不揮発性素子に双安定回路30に記憶されたデータを不揮発的にストアする期間(ストア期間)または不揮発性素子に不揮発的にストアされたデータを双安定回路30にリストアする期間(リストア期間)のMOSFETm7およびm8のゲートに印加される電圧を、双安定回路30にデータを揮発的に書き込みおよび読み出しする期間(通常期間)に双安定回路30に印加される電源電圧Vsupplyより、低くする。これにより、消費電力を削減し、かつ双安定回路30を安定に保つことができる。さらに、電源電圧の上昇レートを早くしても双安定回路30を安定に保つことができる。
【実施例3】
【0067】
実施例3のように、制御部85は、ストア期間に制御線CTRLに印加される最も高い電圧を、電源電圧Vsupplyより低くする。これにより、消費電力を削減し、かつ双安定回路30を安定に保つことができる。
【実施例3】
【0068】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0069】
10、20 インバータ
30 双安定回路
85 制御部
MTJ1、MTJ2 強磁性トンネル接合素子
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13