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明細書 :増幅回路、積分回路、電圧比較回路および電圧時間変換回路

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-038269 (P2017-038269A)
公開日 平成29年2月16日(2017.2.16)
発明の名称または考案の名称 増幅回路、積分回路、電圧比較回路および電圧時間変換回路
国際特許分類 H03F   3/34        (2006.01)
FI H03F 3/34 A
H03F 3/34 B
請求項の数または発明の数 5
出願形態 OL
全頁数 23
出願番号 特願2015-159016 (P2015-159016)
出願日 平成27年8月11日(2015.8.11)
発明者または考案者 【氏名】熊本 敏夫
出願人 【識別番号】591141784
【氏名又は名称】学校法人大阪産業大学
個別代理人の代理人 【識別番号】100098305、【弁理士】、【氏名又は名称】福島 祥人
【識別番号】100187931、【弁理士】、【氏名又は名称】澤村 英幸
審査請求 未請求
テーマコード 5J500
Fターム 5J500AA03
5J500AA51
5J500AC13
5J500AC92
5J500AF08
5J500AH10
5J500AH17
5J500AH29
5J500AH38
5J500AK00
5J500AK03
5J500AK17
5J500AK31
5J500AM08
5J500AS00
5J500AT01
5J500AT06
要約 【課題】回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧の影響を低減することが可能な増幅回路、積分回路、電圧比較回路および電圧時間変換回路を提供する。
【解決手段】増幅器AM1の出力端子O1と増幅器AM2の反転入力端子I3との間にはキャパシタC1が接続される。増幅器AM2の反転入力端子I3と出力端子O2との間にはスイッチSWが接続される。増幅器AM2の非反転入力端子I4には入力電圧Vin3が与えられる。第1の期間には、スイッチS2,S3を通して増幅器AM1の非反転入力端子I1および反転入力端子I2に共通電圧Vcomが与えられ、スイッチSWがオンする。第2の期間には、スイッチS1,S4を通して増幅器AM1の非反転入力端子I1および反転入力端子I2にそれぞれ入力電圧Vin1,Vin2が与えられ、スイッチSWがオフする。
【選択図】図1
特許請求の範囲 【請求項1】
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
前記第2の増幅器の前記第3の入力端子と前記第2の出力端子との間に接続されるスイッチ手段とを備え、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子を等電位にし、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記スイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられる、増幅回路。
【請求項2】
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される第1の容量素子と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第2の出力端子との間に接続される第2の容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
前記第2の増幅器の前記第3の入力端子と前記第2の出力端子との間に接続されるスイッチ手段とを備え、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子を等電位にし、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記スイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられる、積分回路。
【請求項3】
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される第1の容量素子と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第2の出力端子との間に接続される第2の容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
前記第2の増幅器の前記第3の入力端子と前記第2の出力端子との間に接続されるスイッチ手段と、
電圧比較器とを備え、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子を等電位にし、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記スイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられ、
前記電圧比較器は、前記第2の増幅器の前記第2の出力端子の電圧と第4の入力電圧との比較結果を示す電圧を出力するように構成される、電圧比較回路。
【請求項4】
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される第1の容量素子と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第2の出力端子との間に接続される第2の容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
第5の入力端子、第6の入力端子および第3の出力端子を有し、前記第5の入力端子の電圧と前記第6の入力端子の電圧との差を増幅して前記第3の出力端子に出力する第3の増幅器と、
前記第3の増幅器の前記第5の入力端子と前記第3の出力端子との間に接続される第1のスイッチ手段と、
第1導電型チャネルトランジスタおよび第2導電型チャネルトランジスタにより構成されるインバータと、
前記第3の増幅器の前記第3の出力端子と前記インバータの入力端子との間に接続される第3の容量素子と、
前記インバータの入力端子と前記インバータの出力端子との間に接続される第2のスイッチ手段と、
前記インバータの前記出力端子の電圧を保持する電圧保持手段とを備え、
前記第3の増幅器の前記第5の入力端子は前記第2の増幅器の前記第3の入力端子に接続され、
前記第3の増幅器の前記第6の入力端子は前記第2の増幅器の出力端子に接続され、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子を等電位にし、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記第1および第2のスイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられる、電圧比較回路。
【請求項5】
請求項3または4に記載の電圧比較回路と、
前記電圧比較回路の出力信号が予め定められた論理レベル以上または以下にある期間を測定する測定手段とを備える、電圧時間変換回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、増幅回路、積分回路、電圧比較回路および電圧時間変換回路に関する。
【背景技術】
【0002】
例えば、赤外線アレイセンサ等の各種センサの微弱な信号を読み出すための読み出し回路には、複数の増幅器が用いられる。複数の増幅器を用いた回路では、各増幅器のオフセット電圧が信号の検出精度に大きな影響を与える。そのため、増幅器のオフセット電圧を低減するための技術が開発されている。増幅器のオフセット電圧を低減する技術としては、オートゼロ技術およびチョッピング技術がある。特許文献1には、オートゼロ技術を用いた増幅回路が記載されている。また、特許文献2には、チョッピング技術を用いた演算増幅回路が記載されている。
【先行技術文献】
【0003】

【特許文献1】特開2015-19280号公報
【特許文献2】特開2014-147050号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のオートゼロ技術およびチョッピング技術を用いて増幅器のオフセット電圧を低減する場合、回路構成が複雑化するとともに素子数が増加する。そこで、回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧が出力電圧に与える影響を低減することが望まれる。
【0005】
本発明の目的は、回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧の影響を低減することが可能な増幅回路、積分回路、電圧比較回路および電圧時間変換回路を提供することである。
【課題を解決するための手段】
【0006】
(1)第1の発明に係る増幅回路は、第1の入力端子、第2の入力端子および第1の出力端子を有し、第1の入力端子の電圧と第2の入力端子の電圧との差を増幅して第1の出力端子に出力する第1の増幅器と、第3の入力端子、第4の入力端子および第2の出力端子を有し、第3の入力端子の電圧と第4の入力端子の電圧との差を増幅して第2の出力端子に出力する第2の増幅器と、第1の増幅器の第1の出力端子と第2の増幅器の第3の入力端子との間に接続される容量素子と、第1の増幅器の第1および第2の入力端子に接続される電圧切り替え手段と、第2の増幅器の第3の入力端子と第2の出力端子との間に接続されるスイッチ手段とを備え、電圧切り替え手段は、第1の期間において第1および第2の入力端子を等電位にし、第1の期間に続く第2の期間において第1の入力端子に第1の入力電圧を与えるとともに第2の入力端子に第2の入力電圧を与えるように構成され、スイッチ手段は、第1の期間においてオンし、第2の期間においてオフするように構成され、第2の増幅器の第4の入力端子には、第1および第2の期間において第3の入力電圧が与えられる。
【0007】
この増幅回路においては、第1の期間において、第1の増幅器の第1および第2の入力端子が等電位にされることにより、第1の出力端子に出力換算オフセット電圧が出力される。それにより、容量素子の入力側端子が出力換算オフセット電圧により充電される。また、スイッチ手段がオンすることにより、第2の増幅器がバッファ接続され、第2の増幅器の入力換算オフセット電圧により容量素子の出力側端子が充電される。
【0008】
第2の期間において、第1の増幅器により第1の入力電圧と第2の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第1の出力端子に出力される。このとき、容量素子に保持される電圧の変化分は、第1の増幅器により増幅された電圧であるので、第2の増幅器の第3の入力端子には出力換算オフセット電圧が与えられない。したがって、第1の増幅器の出力換算オフセット電圧がキャンセルされる。
【0009】
また、第2の増幅器により第3の入力端子の電圧と第3の入力電圧との差が増幅される。このとき、容量素子の出力側端子が入力換算オフセット電圧により充電されているので、第2の増幅器の入力換算オフセット電圧が容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。
【0010】
これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第1の増幅器のオフセット電圧および第2の増幅器のオフセット電圧の影響を低減することが可能となる。
【0011】
(2)第2の発明に係る積分回路は、第1の入力端子、第2の入力端子および第1の出力端子を有し、第1の入力端子の電圧と第2の入力端子の電圧との差を増幅して第1の出力端子に出力する第1の増幅器と、第3の入力端子、第4の入力端子および第2の出力端子を有し、第3の入力端子の電圧と第4の入力端子の電圧との差を増幅して第2の出力端子に出力する第2の増幅器と、第1の増幅器の第1の出力端子と第2の増幅器の第3の入力端子との間に接続される第1の容量素子と、第1の増幅器の第1の出力端子と第2の増幅器の第2の出力端子との間に接続される第2の容量素子と、第1の増幅器の第1および第2の入力端子に接続される電圧切り替え手段と、第2の増幅器の第3の入力端子と第2の出力端子との間に接続されるスイッチ手段とを備え、電圧切り替え手段は、第1の期間において第1および第2の入力端子を等電位にし、第1の期間に続く第2の期間において第1の入力端子に第1の入力電圧を与えるとともに第2の入力端子に第2の入力電圧を与えるように構成され、スイッチ手段は、第1の期間においてオンし、第2の期間においてオフするように構成され、第2の増幅器の第4の入力端子には、第1および第2の期間において第3の入力電圧が与えられる。
【0012】
この積分回路においては、第1の期間において、第1の増幅器の第1および第2の入力端子が等電位にされることにより、第1の出力端子に出力換算オフセット電圧が出力される。それにより、第1の容量素子の入力側端子が出力換算オフセット電圧により充電される。また、スイッチ手段がオンすることにより、第2の増幅器がバッファ接続され、第2の増幅器の入力換算オフセット電圧により第1の容量素子の出力側端子が充電される。
【0013】
第2の期間において、第1の増幅器により第1の入力電圧と第2の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第1の出力端子に出力される。このとき、第1の容量素子に保持される電圧の変化分は、第1の増幅器により増幅された電圧であるので、第2の増幅器の第3の入力端子に出力換算オフセット電圧が与えられない。したがって、第1の増幅器の出力換算オフセット電圧がキャンセルされる。
【0014】
また、第2の増幅器により第3の入力端子の電圧と第3の入力電圧との差が増幅されるとともに第2の容量素子により積分される。このとき、第1の容量素子の出力側端子が入力換算オフセット電圧により充電されているので、第2の増幅器の入力換算オフセット電圧が第1の容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。
【0015】
これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第1の増幅器のオフセット電圧および第2の増幅器のオフセット電圧の影響を低減することが可能となる。
【0016】
(3)第3の発明に係る電圧比較回路は、第1の入力端子、第2の入力端子および第1の出力端子を有し、第1の入力端子の電圧と第2の入力端子の電圧との差を増幅して第1の出力端子に出力する第1の増幅器と、第3の入力端子、第4の入力端子および第2の出力端子を有し、第3の入力端子の電圧と第4の入力端子の電圧との差を増幅して第2の出力端子に出力する第2の増幅器と、第1の増幅器の第1の出力端子と第2の増幅器の第3の入力端子との間に接続される第1の容量素子と、第1の増幅器の第1の出力端子と第2の増幅器の第2の出力端子との間に接続される第2の容量素子と、第1の増幅器の第1および第2の入力端子に接続される電圧切り替え手段と、第2の増幅器の第3の入力端子と第2の出力端子との間に接続されるスイッチ手段と、電圧比較器とを備え、電圧切り替え手段は、第1の期間において第1および第2の入力端子を等電位にし、第1の期間に続く第2の期間において第1の入力端子に第1の入力電圧を与えるとともに第2の入力端子に第2の入力電圧を与えるように構成され、スイッチ手段は、第1の期間においてオンし、第2の期間においてオフするように構成され、第2の増幅器の第4の入力端子には、第1および第2の期間において第3の入力電圧が与えられ、電圧比較器は、第2の増幅器の第2の出力端子の電圧と第4の入力電圧との比較結果を示す電圧を出力するように構成される。
【0017】
この電圧比較回路においては、第1の期間において、第1の増幅器の第1および第2の入力端子が等電位にされることにより、第1の出力端子に出力換算オフセット電圧が出力される。それにより、第1の容量素子の入力側端子が出力換算オフセット電圧により充電される。また、スイッチ手段がオンすることにより、第2の増幅器がバッファ接続され、第2の増幅器の入力換算オフセット電圧により第1の容量素子の出力側端子が充電される。
【0018】
第2の期間において、第1の増幅器により第1の入力電圧と第2の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第1の出力端子に出力される。このとき、第1の容量素子に保持される電圧の変化分は、第1の増幅器により増幅された電圧であるので、第2の増幅器の第3の入力端子には出力換算オフセット電圧が与えられない。したがって、第1の増幅器の出力換算オフセット電圧がキャンセルされる。
【0019】
また、第2の増幅器により第3の入力端子の電圧と第3の入力電圧との差が増幅されるとともに第2の容量素子により積分される。このとき、第1の容量素子の出力側端子が入力換算オフセット電圧により充電されているので、第2の増幅器の入力換算オフセット電圧が第1の容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。
【0020】
さらに、第2の増幅器の第2の出力端子の電圧と第4の入力電圧との比較結果を示す電圧が出力される。
【0021】
これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第1の増幅器のオフセット電圧および第2の増幅器のオフセット電圧の影響を低減することが可能となる。
【0022】
(4)第4の発明に係る電圧比較回路は、第1の入力端子、第2の入力端子および第1の出力端子を有し、第1の入力端子の電圧と第2の入力端子の電圧との差を増幅して第1の出力端子に出力する第1の増幅器と、第3の入力端子、第4の入力端子および第2の出力端子を有し、第3の入力端子の電圧と第4の入力端子の電圧との差を増幅して第2の出力端子に出力する第2の増幅器と、第1の増幅器の第1の出力端子と第2の増幅器の第3の入力端子との間に接続される第1の容量素子と、第1の増幅器の第1の出力端子と第2の増幅器の第2の出力端子との間に接続される第2の容量素子と、第1の増幅器の第1および第2の入力端子に接続される電圧切り替え手段と、第5の入力端子、第6の入力端子および第3の出力端子を有し、第5の入力端子の電圧と第6の入力端子の電圧との差を増幅して第3の出力端子に出力する第3の増幅器と、第3の増幅器の第5の入力端子と第3の出力端子との間に接続される第1のスイッチ手段と、第1導電型チャネルトランジスタおよび第2導電型チャネルトランジスタにより構成されるインバータと、第3の増幅器の第3の出力端子とインバータの入力端子との間に接続される第3の容量素子と、インバータの入力端子とインバータの出力端子との間に接続される第2のスイッチ手段と、インバータの出力端子の電圧を保持する電圧保持手段とを備え、第3の増幅器の第5の入力端子は第2の増幅器の第3の入力端子に接続され、第3の増幅器の第6の入力端子は第2の増幅器の出力端子に接続され、電圧切り替え手段は、第1の期間において第1および第2の入力端子を等電位にし、第1の期間に続く第2の期間において第1の入力端子に第1の入力電圧を与えるとともに第2の入力端子に第2の入力電圧を与えるように構成され、第1および第2のスイッチ手段は、第1の期間においてオンし、第2の期間においてオフするように構成され、第2の増幅器の第4の入力端子には、第1および第2の期間において第3の入力電圧が与えられる。
【0023】
この電圧比較回路においては、第1の期間において、第1の増幅器の第1および第2の入力端子が等電位にされることにより、第1の出力端子に出力換算オフセット電圧が出力される。それにより、第1の容量素子の入力側端子が出力換算オフセット電圧により充電される。また、第1のスイッチ手段がオンすることにより、第3の増幅器がバッファ接続される。それにより、第2の増幅器の第2の出力端子に第3の入力電圧と第2の増幅器の入力換算オフセット電圧との加算電圧から第3の増幅器の入力換算オフセット電圧を減算した電圧が出力される。さらに、第3の増幅器の第3の出力端子に第3の入力電圧と第2の増幅器の入力換算オフセット電圧との加算電圧が出力される。第1の容量素子の出力側端子は第3の出力端子の電圧により充電される。また、第2のスイッチ手段がオンすることにより、インバータの入力端子および出力端子の電圧が中間電圧となる。
【0024】
第2の期間において、第1の増幅器により第1の入力電圧と第2の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第1の出力端子に出力される。このとき、第1の容量素子に保持される電圧の変化分は、第1の増幅器により増幅された電圧であるので、第2の増幅器の第3の入力端子には出力換算オフセット電圧が与えられない。したがって、第1の増幅器の出力換算オフセット電圧がキャンセルされる。
【0025】
また、第2の増幅器により第3の入力端子の電圧と第3の入力電圧との差が増幅されるとともに第1の容量素子により積分される。このとき、第1の容量素子の出力側端子が第2の増幅器の入力換算オフセット電圧により充電されているので、第2の増幅器の入力換算オフセット電圧が第1の容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。
【0026】
さらに、第3の増幅器により第5の入力端子の電圧と第2の増幅器の第2の出力端子の電圧との差が増幅される。このとき、第2の増幅器の第2の出力端子の電圧は、第3の入力電圧と第2の増幅器の入力換算オフセット電圧との加算電圧から第3の増幅器の入力換算オフセット電圧を減算した電圧であるので、第3の増幅器の入力換算オフセット電圧がキャンセルされるとともに、第2の増幅器の入力換算オフセット電圧が第2の出力端子の電圧によりキャンセルされる。
【0027】
また、第3の容量素子に保持される電圧の変化分は、第2の期間に第3の増幅器から出力される電圧であるので、第3の容量素子の出力側端子には第2の増幅器の入力換算オフセット電圧は出力されない。それにより、第2の増幅器の入力換算オフセット電圧がキャンセルされる。
【0028】
さらに、第3の容量素子の出力側端子の電圧の変化分と中間電圧との差がインバータにより増幅される。それにより、第3の増幅器により増幅された電圧と中間電圧との比較結果を示す電圧が出力される。
【0029】
これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第1の増幅器のオフセット電圧、第2の増幅器のオフセット電圧および第3の増幅器のオフセット電圧の影響を低減することが可能となる。
【0030】
(5)第5の発明に係る電圧時間変換回路は、第3または第4の発明に係る電圧比較回路と、電圧比較回路の出力信号が予め定められた論理レベル以上または以下にある期間を測定する測定手段とを備える。
【0031】
この電圧時間変換回路においては、第1の入力電圧と第2の入力電圧との差が時間に変換される。この場合、回路構成の複雑化および素子数の増加を抑制しつつ少なくとも第1の増幅器のオフセット電圧および第2の増幅器のオフセット電圧の影響を低減することが可能となる。
【発明の効果】
【0032】
本発明によれば、回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧の影響を低減することが可能となる。
【図面の簡単な説明】
【0033】
【図1】本発明の第1の実施の形態に係るシングルエンド構成の増幅回路の回路図である。
【図2】本発明の第2の実施の形態に係るシングルエンド構成の積分回路の回路図である。
【図3】本発明の第3の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。
【図4】本発明の第4の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。
【図5】図4の電圧比較回路の動作を説明するための電圧波形図である。
【図6】本発明の第5の実施の形態に係る差動構成の電圧比較回路の回路図である。
【図7】図6の電圧比較回路の動作を説明するための電圧波形図である。
【図8】本発明の第6の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。
【図9】(a)はインバータの構成を示す回路図であり、(b)はインバータの入力電圧と出力電圧との関係を示す図である
【図10】本発明の第7の実施の形態に係る電圧時間変換回路の回路図である。
【図11】本発明の第8の実施の形態に係るセンサ出力読み出し回路の回路図である。
【図12】図11のセンサ出力読み出し回路の動作を説明するための電圧波形図である。
【図13】本発明の第9の実施の形態に係るセンサ出力読み出し回路の回路図である。
【図14】図13のセンサ出力読み出し回路の主要部の動作を説明するための回路図である。
【図15】図13のセンサ出力読み出し回路の主要部の電圧波形図である。
【発明を実施するための形態】
【0034】
以下、図面を参照しながら本発明の実施の形態に係る増幅回路、積分回路、電圧比較回路および電圧時間変換回路について詳細に説明する。

【0035】
(1)第1の実施の形態
図1は本発明の第1の実施の形態に係るシングルエンド構成の増幅回路の回路図である。図1の増幅回路1は、増幅器AM1,AM2、キャパシタC1、スイッチSW、電圧切り替え回路11およびスイッチ制御回路12を含む。

【0036】
増幅器AM1は、非反転入力端子I1、反転入力端子I2および出力端子O1を有する。増幅器AM2は、反転入力端子I3、非反転入力端子I4および出力端子O2を有する。増幅器AM1,AM2は演算増幅器からなる。増幅器AM2の利得A2は増幅器AM1の利得A1に比べて高い。

【0037】
電圧切り替え回路11は、スイッチS1~S4を含み、増幅器AM1の非反転入力端子I1および反転入力端子I2に接続される。非反転入力端子I1には、スイッチS1を通して入力電圧Vin1が与えられ、スイッチS2を通して共通電圧Vcomが与えられる。反転入力端子I2には、スイッチS3を通して共通電圧Vcomが与えられ、スイッチS4を通して入力電圧Vin2が与えられる。

【0038】
増幅器AM1の出力端子O1と増幅器AM2の反転入力端子I3との間には、キャパシタC1が接続される。増幅器AM2の反転入力端子I3と出力端子O2との間にはスイッチSWが接続される。増幅器AM2の非反転入力端子I4には、入力電圧Vin3が与えられる。

【0039】
スイッチ制御回路12は、電圧切り替え回路11およびスイッチSWを制御するための制御信号Φ1,Φ2を発生する。電圧切り替え回路11のスイッチS1~4は制御信号Φ1に応答してオンまたはオフする。スイッチSWは、制御信号Φ2に応答してオンまたはオフする。

【0040】
増幅器AM1,AM2はそれぞれオフセット電圧を有する。図1には、増幅器AM1のオフセット電圧が出力換算オフセット電圧Vos1として示され、増幅器AM2はオフセット電圧が入力換算オフセット電圧Vos2として示される。

【0041】
次に、図1の増幅回路1の動作について説明する。第1の期間(リセット期間)には、制御信号Φ1に応答して電圧切り替え回路11のスイッチS2,S3がオンし、スイッチS1,S4がオフする。それにより、増幅回路1の非反転入力端子I1および反転入力端子I2に共通電圧Vcomが与えられる。すなわち、非反転入力端子I1と反転入力端子I2とが短絡される。その結果、増幅器AM1の出力端子O1に出力換算オフセット電圧Vos1が出力される。この場合、キャパシタC1の入力側端子が出力換算オフセット電圧Vos1により充電される。ただし、正確にはここでいう出力換算オフセット電圧Vos1にはオフセット電圧がない場合の出力DCバイアス電圧も含んでいる。以下の動作説明においてこのDCバイアス電圧の議論は不要なためあえて含めていない。

【0042】
また、第1の期間には、制御信号Φ2に応答してスイッチSWがオンする。それにより、増幅器AM2がバッファ接続される。ここで、第1の期間における出力端子O2の電圧をV0とすると、次式が成り立つ。

【0043】
{(Vin3+Vos2)-V0)・A2=V0 …(1)
上式より、次式が導かれる。

【0044】
V0=(Vin3+Vos2)・A2/(1+A2) …(2)
上記のように、増幅器AM2の利得A2は高いため、電圧V0は次式のように近似される。

【0045】
V0=(Vin3+Vos2)・A2/(1+A2)≒Vin3+Vos2 …(3)
したがって、増幅器AM2の出力端子O2の電圧V0および反転入力端子I3の電圧は(Vin3+Vos2)となる。その結果、キャパシタC1の出力側端子が電圧(Vin3+Vos2)により充電される。

【0046】
第1の期間に続く第2の期間(増幅期間)には、制御信号Φ1に応答して電圧切り替え回路11のスイッチS2,S3がオフし、スイッチS1,S4がオンする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2にそれぞれ入力電圧Vin1,Vin2が与えられる。増幅器AM1は、入力電圧Vin1,Vin2の差ΔV1を利得A1で増幅し、増幅された電圧ΔV1・A1に出力換算オフセット電圧Vos1が加算された電圧(ΔV1・A1+Vos1)を出力端子O1に出力する。それにより、キャパシタC1の入力側端子の電圧はVos1から(Vos1+ΔV1・A1)に変化する。この場合、キャパシタC1に保持される電圧の変化分はΔV1・A1である。したがって、出力換算オフセット電圧Vos1はキャパシタC1の出力側端子に伝達されない。このようにして、出力換算オフセット電圧Vos1がキャンセルされる。

【0047】
また、第2の期間には、制御信号Φ2に応答してスイッチSWがオフする。このとき、上記のようにキャパシタC1に保持される電圧がΔV1・A1変化するので、増幅器AM2の反転入力端子I3の電圧は(Vin3+Vos2+ΔV1・A1)となる。したがって、増幅器AM2は、非反転入力端子I4に与えられる入力電圧Vin3に入力換算オフセット電圧Vos2が加算された電圧(Vin3+Vos2)と反転入力端子I3の電圧(Vin3+Vos2+ΔV1・A1)との差ΔV2を利得A2で増幅する。それにより、出力端子O2の電圧はΔV2・A2=-ΔV1・A1・A2となる。このようにして、入力換算オフセット電圧Vos2がキャンセルされる。

【0048】
本実施の形態に係る増幅器AM1においては、キャパシタC1により増幅器AM1の出力換算オフセット電圧Vos1および増幅器AM2の入力換算オフセット電圧Vos2がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧および増幅器AM2のオフセット電圧の影響を低減することが可能となる。

【0049】
(2)第2の実施の形態
図2は本発明の第2の実施の形態に係るシングルエンド構成の積分回路の回路図である。図2の積分回路2が図1の増幅回路1と異なるのは、キャパシタC2をさらに含む点である。キャパシタC2は、増幅器AM1の出力端子O1と増幅器AM2の出力端子O2との間に接続される。

【0050】
図2の積分回路2においても、第1の期間にスイッチS2,S3,SWがオンし、スイッチS1,S4がオフする。その後、第2の期間にスイッチS2,S3,SWがオフし、スイッチS1,S4がオンする。それにより、増幅器AM2およびキャパシタC2により出力端子O1の電圧が積分され、積分された出力電圧Voutが出力端子O2に出力される。

【0051】
本実施の形態に係る積分回路2においては、第1の実施の形態に係る増幅回路1と同様に、キャパシタC1により増幅器AM1の出力換算オフセット電圧Vos1および増幅器AM2の入力換算オフセット電圧Vos2がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧および増幅器AM2のオフセット電圧の影響を低減することが可能となる。

【0052】
(3)第3の実施の形態
図3は本発明の第3の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。図3の電圧比較回路3aが図2の積分回路2と異なるのは、比較器CMPをさらに含む点である。比較器CMPは、例えば演算増幅器からなり、非反転入力端子I7、反転入力端子I8および出力端子O4を有する。比較器CMPの非反転入力端子I7は増幅器AM2の出力端子O2に接続され、比較器CMPの反転入力端子I8には入力電圧Vin4が与えられる。

【0053】
図3の電圧比較回路3aにおいても、第1の期間にスイッチS2,S3,SWがオンし、スイッチS1,S4がオフする。その後、第2の期間にスイッチS2,S3,SWがオフし、スイッチS1,S4がオンする。それにより、増幅器AM2およびキャパシタC2により積分された出力電圧Voutが出力端子O1に出力される。比較器CMPは、出力端子O2の出力電圧Voutと入力電圧Vin4とを比較し、比較結果を示す出力信号Vcmpを出力端子O4に出力する。出力端子O2の出力電圧Voutが入力電圧Vin4よりも高い場合には、出力信号Vcmpがハイレベルとなり、出力端子O2の出力電圧Voutが入力電圧Vin4以下の場合には、出力信号Vcmpがローレベルとなる。

【0054】
本実施の形態に係る電圧比較回路3aにおいては、第1の実施の形態に係る増幅回路1および第2の実施の形態に係る積分回路2と同様に、キャパシタC1により増幅器AM1の出力換算オフセット電圧Vos1および増幅器AM2の入力換算オフセット電圧Vos2がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧および増幅器AM2のオフセット電圧の影響を低減することが可能となる。

【0055】
(4)第4の実施の形態
図4は本発明の第4の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。図4の電圧比較回路3bが図3の電圧比較回路3aと異なるのは、電圧切り替え回路11の代わりに電圧切り替え回路11aが設けられる点である。

【0056】
電圧切り替え回路11aは、スイッチSR1,SA1,SB1,SR2,SA2,SB2を含み、増幅器AM1の非反転入力端子I1および反転入力端子I2に接続される。非反転入力端子I1には、スイッチSR1,SA1,SB1を通して共通電圧Vcomが与えられる。反転入力端子I2には、スイッチSR2,SA2,SB2を通してそれぞれ共通電圧Vcom、入力電圧Vinおよび基準電圧Vrが与えられる。基準電圧Vrは共通電圧Vcomよりも低く、入力電圧Vinは共通電圧Vcomよりも高い。また、増幅器AM2の非反転入力端子I4および比較器CMPの反転入力端子I8には共通電圧Vcomが与えられる。

【0057】
図5は図4の電圧比較回路3bの動作を説明するための電圧波形図である。第1の期間T1において、スイッチSR1,SR2,SWがオンし、スイッチSA1,SB1,SA2,SB2はオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2に共通電圧Vcomが与えられる。その結果、増幅器AM2の出力電圧Voutは共通電圧Vcomとなる。また、第1の期間T1には、スイッチSWがオンする。

【0058】
第2の期間T2において、スイッチSA1,SA2がオンし、スイッチSR1,SR2,SB1,SB2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I1にそれぞれ共通電圧Vcomおよび入力電圧Vinが与えられる。増幅器AM2およびキャパシタC2の積分動作により増幅器AM2の出力電圧Voutが直線的に低下する。ここで、第2の期間T2の長さは一定である。そのため、入力電圧Vinが高いほど、出力電圧Voutの傾斜角度が大きくなり、第2の期間T2の終了時点での出力電圧Voutはより低くなる。第2の期間T2においては、出力電圧Voutが共通電圧Vcomよりも低いため、比較器CMPの出力信号Vcmpはローレベルとなる。

【0059】
第3の期間T3において、スイッチSB1,SB2がオンし、スイッチSR1,SR2,SA1,SA2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I1にそれぞれ共通電圧Vcomおよび基準電圧Vrが与えられる。増幅器AM2およびキャパシタC2の積分動作により増幅器AM2の出力電圧Voutが直線的に上昇する。この場合、基準電圧Vrは一定であるため、出力電圧Voutの傾斜角度は一定である。出力電圧Voutが共通電圧Vcomよりも高くなると、比較器CMPの出力信号Vcmpはハイレベルとなる。

【0060】
図4の電圧比較回路3bにおいては、異なる極性の二重積分動作が行われる。なお、第2の期間T2の開始時点t1から比較器CMPの出力信号Vcmpがハイレベルに立ち上がる時点t2までの時間Δtは、入力電圧Vinと共通電圧Vcomとの差に依存する。

【0061】
(5)第5の実施の形態
図6は本発明の第5の実施の形態に係る差動構成の電圧比較回路の回路図である。図6の電圧比較回路3cが図4の電圧比較回路3bと異なるのは、次の点である。

【0062】
増幅器AM1は一対の出力端子O1,O1bを有し、増幅器AM2は一対の出力端子O2,O2bを有する。増幅器AM1の出力端子O1bと増幅器AM2の非反転入力端子I4との間にキャパシタC1bが接続され、増幅器AM1の出力端子O1bと増幅器AM2の出力端子O2bとの間にキャパシタC2bが接続される。増幅器AM2の非反転入力端子I4と出力端子O2bとの間にスイッチSWbが接続される。増幅器AM2の出力端子O2bは比較器CMPの反転入力端子I8に接続される。増幅器AM1にはコモンモードフィードバック回路15が接続され、増幅器AM2にはコモンモードフィードバック回路16が接続される。

【0063】
図7は図6の電圧比較回路3cの動作を説明するための電圧波形図である。第1の期間T1、第2の期間T2および第3の期間T3におけるスイッチSR1,SA1,SB1,SR2,SA2,SB2の動作は、図4の電圧比較回路3bと同様である。また、第1の期間T1においては、スイッチSW,SWbがオンし、第2の期間T2および第3の期間T3においては、スイッチSW,SWbがオフする。

【0064】
図6の電圧比較回路3cの増幅器AM1,AM2は差動増幅動作を行う。図7において、増幅器AM2の出力端子O2の出力電圧Voutを太い実線L1で示し、増幅器AM2の出力端子O2bの出力電圧/Voutを太い破線L2で示す。比較器CMPの出力信号Vcmpは、出力電圧Voutが出力電圧/Voutよりも高いときにハイレベルとなり、出力電圧Voutが出力電圧/Vout以下のときにローレベルとなる。

【0065】
図6の電圧比較回路3cにおいては、異なる極性の二重積分動作が行われる。なお、本実施の形態においても、第2の期間T2の開始時点t1から比較器CMPの出力信号Vcmpがハイレベルに立ち上がる時点t2までの時間Δtは、入力電圧Vinと共通電圧Vcomとの差に依存する。

【0066】
(6)第6の実施の形態
図8は本発明の第6の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。図8の電圧比較回路3dが図3の電圧比較回路3aと異なるのは、比較器CMP、スイッチSWおよびスイッチ制御回路12の代わりに増幅器AM3、スイッチSW1、比較器CMP1およびスイッチ制御回路13が設けられる点である。比較器CMP1は、キャパシタC3、インバータIN1、スイッチSW1および電圧保持回路20を含む。

【0067】
増幅器AM3は、反転入力端子I5、非反転入力端子I6および出力端子O3を有する。増幅器AM3の利得A3は、増幅器AM1の利得A1よりも高い。また、増幅器AM3はオフセット電圧を有する。図8には、オフセット電圧が入力換算オフセット電圧Vos3として示される。増幅器AM3の反転入力端子I5は増幅器AM2の反転入力端子I3に接続され、非反転入力端子I6は増幅器AM2の出力端子O2に接続される。スイッチSW1は増幅器AM3の反転入力端子I5と出力端子O3との間に接続される。

【0068】
比較器CMP1は、キャパシタC3、インバータIN1、スイッチSW2および電圧保持回路20を含む。キャパシタC3は増幅器AM3の出力端子O3とインバータIN1の入力端子I9との間に接続される。スイッチSW2はインバータIN1の入力端子I9と出力端子O9との間に接続される。

【0069】
電圧保持回路20は、インバータIN2,IN7およびラッチ回路LA1,LA2を含む。インバータIN2の入力端子はインバータIN1の出力端子O9に接続される。ラッチ回路LA1は、スイッチSW3,SW4およびインバータIN3,IN4により構成される。ラッチ回路LA2は、スイッチSW5,SW6およびインバータIN5,IN6により構成される。ラッチ回路LA1,LA2は、インバータIN2の出力端子とインバータIN7の入力端子との間に接続される。

【0070】
スイッチ制御回路13は、電圧切り替え回路11、スイッチSW1,SW2を制御するための制御信号Φ1,Φ2を発生し、ラッチ回路LA1,LA2を制御するためのクロック信号fs,/fsを発生する。スイッチSW1は、制御信号Φ2に応答してオンまたはオフし、スイッチSW2は、制御信号Φ3に応答してオンまたはオフする。さらに、ラッチ回路LA1,LA2のスイッチSW4,SW5はクロック信号fsに応答してオンまたはオフし、スイッチSW3,SW6はクロック信号/fsに応答してオンまたはオフする。クロック信号/fsは、クロック信号fsの反転信号である。クロック信号fs,/fsの周波数は制御信号Φ1,Φ2,Φ3の周波数の例えば1000倍程度である。例えば、制御信号Φ1,Φ2,Φ3の周波数は4kHzであり、クロック信号fs,/fsの周波数は4MHzである。

【0071】
次に、図8の電圧比較回路3dの動作について説明する。電圧切り替え回路11および増幅器AM1の動作は、図1~図3の電圧切り替え回路11および増幅器AM1の動作と同様である。増幅器AM1の出力換算オフセット電圧Vos1はキャパシタC1によりキャンセルされる。

【0072】
第1の期間には、制御信号Φ2に応答してスイッチSW1がオンする。それにより、増幅器AM3がバッファ接続される。ここで、第1の期間における増幅器AM2の出力端子O2の電圧をVo1とし、増幅器AM3の出力端子O3の電圧をVo2とすると、次式が成り立つ。

【0073】
Vo2={A3/(1+A3)}・(Vo1+Vos3) …(4)
Vo1={(Vin3+Vos2)-Vo2}・A2 …(5)
上式(4),(5)および利得A3が高いことから次式が導かれる。

【0074】
Vo1=Vin3+Vos2-Vos3 …(6)
上式(6)を上式(4)に代入すると、次式が得られる。

【0075】
Vo2={A3/(1+A3)}・(Vin3+Vos2-Vos3+Vos3)={A3/(1+A3)}・(Vin3+Vos3) …(7)
利得A3が高いため、上式(7)は次式で近似される。

【0076】
Vo2=Vin3+Vos2 …(8)
上式(8)より、キャパシタC1の出力側端子が電圧Vo2(=Vin3+Vos2)により充電される。また、キャパシタC3の入力側端子が電圧Vo2(=Vin3+Vos2)により充電される。さらに、キャパシタC2の出力側端子が電圧Vo1(=Vin3+Vos2-Vos3)により充電される。

【0077】
第2の期間には、制御信号Φ2に応答してスイッチSW1がオフする。このとき、第1の実施の形態と同様に、キャパシタC1に保持される電圧がΔV1・A1変化するので、増幅器AM2の反転入力端子I3の電圧はVo2+ΔV1・A1(=Vin3+Vos2+ΔV1・A1)となる。したがって、増幅器AM2は、非反転入力端子I4に与えられる入力電圧Vin3に入力換算オフセット電圧Vos2が加算された電圧(Vin3+Vos2)と反転入力端子I3の電圧(Vin3+Vos2+ΔV1・A1)との差ΔV2を利得A2で増幅する。それにより、出力端子O2の電圧はΔV2・A2=-ΔV1・A1・A2変化する。このようにして、入力換算オフセット電圧Vos2がキャンセルされる。

【0078】
このとき、キャパシタC2の出力側端子が電圧Vo1により充電されているため、増幅器AM3の非反転入力端子I6の電圧はVo1+ΔV2・A2(=Vin3+Vos2-Vos3-ΔV1・A1・A2)となる。また、増幅器AM3の反転入力端子I5の電圧は、増幅器AM2の反転入力端子I3の電圧と同様に、Vo2+ΔV1・A1=(Vin3+Vos2+ΔV1・A1)となる。

【0079】
したがって、増幅器AM3は、非反転入力端子I6の電圧(Vo1+ΔV2・A2)に入力換算オフセット電圧Vos3が加算された電圧(Vin3+Vos2-ΔV1・A1・A2)と反転入力端子I5の電圧(Vin3+Vos2+ΔV1・A1)との差ΔV3を利得A3で増幅する。それにより、出力端子O3の出力電圧は次式で示されるΔV3・A3変化する。

【0080】
ΔV3・A3
={Vin3+Vos2-ΔV1・A1・A2-(Vin3+Vos2+ΔV1・A1)}・A3
=(-ΔV1・A1・A2-ΔV1・A1)
=ΔV1・A1(A2+1) …(9)
上式(9)のように、入力換算オフセット電圧Vos3がキャンセルされる。

【0081】
また、キャパシタC3に保持される電圧の変化分はΔV3・A3(=-ΔV1・A1(A2+1))である。したがって、キャパシタC3の出力側端子には入力換算オフセット電圧Vos2は伝達されず、インバータIN1の入力端子には、電圧ΔV3・A3(=-ΔV1・A1(A2+1))が入力される。このようにして、入力換算オフセット電圧Vos2がキャンセルされる。

【0082】
図9(a)はインバータIN1の構成を示す回路図であり、図9(b)はインバータIN1の入力電圧と出力電圧との関係を示す図である。図9に示すように、インバータIN1は、PチャネルMOSFET(金属酸化物半導体電界効果トランジスタ)21およびNチャネルMOSFET22により構成される。PチャネルMOSFET21およびNチャネルMOSFET22のゲートは入力電圧Viを受ける入力端子I9に接続され、PチャネルMOSFET21およびNチャネルMOSFET22のドレインは出力電圧Voを出力する出力端子O9に接続される。PチャネルMOSFET21のソースには電源電圧VDDが与えられ、NチャネルMOSFET22のソースにはグランド電圧GNDが与えられる。

【0083】
図9(b)に示すように、出力電圧範囲の中間電圧Vbを中心とする一定範囲では、入力電圧Viの増加に対して出力電圧Voが直線的に減少する。したがって、インバータIN1は、中間電圧Vbを中心とする一定範囲において、高利得の反転増幅器として働く。

【0084】
第1の期間には、制御信号Φ3に応答してスイッチSW2がオンする。それにより、インバータIN1の入力端子I9と出力端子O9とが短絡される。その結果、インバータIN1の入力電圧Viと出力電圧Voとが中間電圧Vbとなる。第2の期間には、制御信号Φ3に応答してスイッチSW3がオフする。それにより、インバータIN1の入力端子I9にキャパシタC3の出力側端子の電圧が入力電圧Viとして与えられる。インバータIN1は、入力電圧Viと中間電圧Vbとの差を反転増幅する。

【0085】
電圧保持回路20のインバータIN2は、インバータIN1の出力電圧Voのレベルを反転し、ハイレベルまたはローレベルの信号を出力する。

【0086】
ラッチ回路LA1,LA2は、クロック信号fs,/fsに応答して入力動作および保持動作を交互に行う。まず、クロック信号/fsに応答して、スイッチSW3,SW6がオンし、クロック信号fsに応答して、スイッチSW4,SW5がオフする。それにより、ラッチ回路LA1が入力動作を行う。この場合、インバータIN2の出力信号がインバータIN3に入力され、インバータIN3の出力信号がインバータIN4に入力される。このとき、ラッチ回路LA2が保持動作を行う。

【0087】
次に、クロック信号/fsに応答して、スイッチSW3,SW6がオフし、クロック信号fsに応答して、スイッチSW4,SW5がオンする。それにより、ラッチ回路LA1が保持動作を行う。それにより、インバータIN3の入力信号および出力信号がラッチ回路LA1に保持される。このとき、ラッチ回路LA2は入力動作を行う。それにより、インバータIN3の出力信号がインバータIN5に入力され、インバータIN5の出力信号がインバータIN6に入力される。

【0088】
インバータIN7はラッチ回路LA2のインバータIN5の出力信号のレベルを反転し、出力信号Vcmpを出力する。それにより、クロック信号fs,/fsの半周期ごとにインバータIN1の出力電圧Voのレベルに応じて出力信号Vcmpのレベルが確定される。したがって、電圧保持回路20の出力信号Vcmpは入力電圧Viと中間電圧Vbとの比較結果を表す。具体的には、入力電圧Viが中間電圧Vbよりも高い場合に出力信号Vcmpはハイレベルとなり、入力電圧Viが中間電圧Vb以下の場合に出力信号cmpはローレベルとなる。

【0089】
本実施の形態に係る電圧比較回路3dにおいては、キャパシタC1により増幅器AM1の出力換算オフセット電圧Vos1および増幅器AM3の入力換算オフセット電圧Vos3がキャンセルされ、キャパシタC3により増幅器AM2の入力換算オフセット電圧Vos2がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧、増幅器AM2のオフセット電圧および増幅器AM3のオフセット電圧の影響を低減することが可能となる。

【0090】
(7)第7の実施の形態
図10は本発明の第7の実施の形態に係る電圧時間変換回路の回路図である。図10の電圧時間変換回路4が図8の電圧比較回路3dと異なるのは、カウンタ30がさらに設けられる点である。

【0091】
カウンタ30には、スイッチ制御回路13によりクロック信号fsが与えられる。カウンタ30は、電圧保持回路20の出力信号Vcmpに基づいて予め定められた期間においてクロック信号fsのパルス数をカウントし、カウント値を表すカウント信号Ocntを出力する。この場合、カウント信号Ocntの値は予め定められた期間の長さを表す。

【0092】
例えば、カウンタ30は、電圧保持回路20の出力信号Vcmpがハイレベルである期間においてクロック信号fsのパルス数をカウントし、カウント値を表すカウント信号Ocntを出力する。この場合、カウント信号Ocntの値は電圧保持回路20の出力信号Vcmpがハイレベルである時間を表す。すなわち、カウント信号Ocntは、入力電圧Viが中間電圧Vbよりも高い期間の長さを表す。なお、カウンタ30は、電圧保持回路20の出力信号Vcmpがローレベルである期間においてクロック信号fsのパルス数をカウントし、カウント値を表すカウント信号Ocntを出力してもよい。

【0093】
さらに、カウンタ30はクロック信号fsまたは/fsのタイミングで出力信号Vcmpがハイレベルまたはローレベルにあることをカウントする構成でもよい。

【0094】
このように、図10の電圧時間変換回路4は電圧を時間に変換する機能を有する。本実施の形態に係る電圧時間変換回路4においては、図8の電圧比較回路3dと同様に、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧、増幅器AM2のオフセット電圧および増幅器AM3のオフセット電圧の影響を低減することが可能となる。

【0095】
(8)第8の実施の形態
図11は本発明の第8の実施の形態に係るセンサ出力読み出し回路の回路図である。図11のセンサ出力読み出し回路100は、電圧発生回路60、センサアレイ70、増幅器AM1~AM3、キャパシタC1,C2、スイッチSR1,SA1,SB1,SR2,SA2,SB2,SR3、比較器CMP1、カウンタ30および減算器40を含む。

【0096】
電圧発生回路60は、共通電圧Vcomh、共通電圧Vcomおよび基準電圧Vrを発生する。共通電圧Vcomhは、共通電圧Vcomよりも高く、基準電圧Vrは共通電圧Vcomよりも低い。

【0097】
センサアレイ70は、例えば赤外線センサアレイであり、複数のセンサ素子TPを含む。複数のセンサ素子TPは、高電位端子と低電位端子との間に並列に接続される。センサアレイ70の低電位端子には共通電圧Vcomhが与えられ、高電位端子の電圧が入力電圧Vinとして増幅器AM1に与えられる。

【0098】
増幅器AM1は、PチャネルMOSFET31,32,35およびNチャネルMOSFET33,34により構成される。PチャネルMOSFET31,32のゲートはそれぞれ非反転入力端子I1および反転入力端子I2に接続される。PチャネルMOSFET31とNチャネルMOSFET33との接続点は出力端子O1に接続される。増幅器AM1は、電圧/電流変換器として働く。

【0099】
非反転入力端子I1には、スイッチSA1,RB1,SB1を介して共通電圧Vcomが与えられ、反転入力端子I2には、スイッチSA2,SR2,SB2を介してそれぞれ入力電圧Vin、共通電圧Vcomおよび基準電圧Vrが与えられる。比較器CMP1は、図8の比較器CMP1と同様の構成を有する。なお、比較器CMP1の代わりに演算増幅器からなる図3の比較器CMPを用いてもよい。

【0100】
図12は図11のセンサ出力読み出し回路100の動作を説明するための電圧波形図である。第1の期間T1において、スイッチSR1,SR2,SR3がオンし、スイッチSA1,SB1,SA2,SB2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2に共通電圧Vcomが与えられる。その結果、増幅器AM3の出力電圧Vout’はVcomとなる。

【0101】
第2の期間T2において、スイッチSA1,SA2がオンし、スイッチSR1,SR2,SB1,SB2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2にそれぞれ共通電圧Vcomおよび入力電圧Vinが与えられる。この場合、増幅器AM1のPチャネルMOSFET31およびNチャネルMOSFET33に実線の矢印で示す電流i1が流れる。増幅器AM2およびキャパシタC2の積分動作により増幅器AM3の出力電圧Vout’が直線的に低下する。ここで、第2の期間T2の長さは一定である。そのため、入力電圧Vinが高いほど、第2の期間T2の終了時点での出力電圧Vout’の値はより低くなる。出力電圧Vout’が基準電圧Vrよりも低いときに、比較器CMP1の出力信号Vcmpはローレベルとなる。

【0102】
第3の期間T3において、スイッチSB1,SB2がオンし、スイッチSR1,SR2,SA1,SA2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2にそれぞれ共通電圧Vcomおよび基準電圧Vrが与えられる。この場合、増幅器AM1のPチャネルMOSFET32およびNチャネルMOSFET34に点線の矢印で示す電流i2が流れる。増幅器AM2およびキャパシタC2の積分動作により増幅器AM3の出力電圧Vout’が直線的に上昇する。出力電圧Vout’が基準電圧Vrよりも高くなると、比較器CMP1の出力信号Vcmpはハイレベルとなる。

【0103】
第2の期間T2の開始時点t1から比較器CMP1の出力信号Vcmpがハイレベルに立ち上がる時点t2までの時間Δtは、入力電圧Vinと共通電圧Vcomとの差が大きいほど長くなる。

【0104】
カウンタ30には、第2の期間T2の開始時点t1から比較器CMP1の出力信号Vcmpがハイレベルに立ち上がる時点t2までの期間において、クロック信号fsのパルス数をカウントし、カウント値を表すカウント信号Ocntを出力する。

【0105】
センサアレイ70の全てのセンサ素子TPがオンしているときのカウンタ30のカウント信号Ocntの値Nrが予め求められる。実際の測定時にカウンタ30から出力されるカウント信号Ocntの値をNiとする。減算器40は、値Niから値Nrを減算し、減算値(Ni-Nr)を測定信号CTとして出力する。それにより、センサ出力読み出し回路100の全体のオフセットをキャンセルすることができる。

【0106】
図11のセンサ出力読み出し回路100では、図8の電圧比較回路3dと同様に、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧、増幅器AM2のオフセット電圧および増幅器AM3のオフセット電圧の影響を低減することが可能となる。したがって、センサアレイ70の出力を高精度で読み出すことができる。

【0107】
(9)第9の実施の形態
図13は本発明の第9の実施の形態に係るセンサ出力読み出し回路の回路図である。図13のセンサ出力読み出し回路100aが図11のセンサ出力読み出し回路100と異なるのは次の点である。

【0108】
図13のセンサ出力読み出し回路100aは、図11の増幅器AM2の代わりにインバータIN8を含み、図11の増幅器AM3および比較器CMP1の代わりにインバータIN9を含む。インバータIN8の入力端子I10はキャパシタC1の出力側端子に接続される。インバータIN8の入力端子I10と出力端子O10との間にスイッチSR4が接続され、増幅器AM1の出力端子O1とインバータIN8の出力端子O10との間にキャパシタC2が接続される。インバータIN8の出力端子O10とカウンタ30の入力端子との間にインバータIN9が接続される。

【0109】
図14は図13のセンサ出力読み出し回路100aの主要部の動作を説明するための回路図である。図15は図13のセンサ出力読み出し回路100aの主要部の電圧波形図である。

【0110】
図14のインバータIN8,IN9は、図9のインバータIN1と同様の構成を有する。インバータIN8は高利得の反転増幅器として働く。また、インバータIN9は比較器として働く。

【0111】
図15に示すように、第1の期間T1において、スイッチSR1,SR2がオンし、スイッチSA1,SB1,SA2,SB2はオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2に共通電圧Vcomが与えられる。また、スイッチSR4がオンする。それにより、インバータIN8の入力端子I10の電圧および出力端子O10の電圧が中間電圧Vbとなる。その結果、インバータIN8の出力電圧Vout1は中間電圧Vbとなる。

【0112】
第2の期間T2において、スイッチSA1,SA2がオンし、スイッチSB1,SB2,SR1,SR2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2にそれぞれ共通電圧Vcomおよび入力電圧Vinが与えられる。インバータIN8およびキャパシタC2の積分動作によりインバータIN8の出力電圧Vout1が直線的に低下する。この場合、出力電圧Vout1が中間電圧Vbよりも低いので、インバータIN9の出力信号Vcmpはローレベルとなる。

【0113】
第3の期間T3において、スイッチSB1,SB2がオンし、スイッチSA1,SA2,SR1,SR2がオフする。それにより、増幅器AM1の非反転入力端子I1および反転入力端子I2にそれぞれ共通電圧Vcomおよび基準電圧Vrが与えられる。インバータIN8およびキャパシタC2の積分動作によりインバータIN8の出力電圧Vout1が直線的に上昇する。出力電圧Vout1が中間電圧Vbよりも高くなると、インバータIN9の出力信号Vcmpはハイレベルとなる。

【0114】
第2の期間T2の開始時点t1からインバータIN9の出力信号Vcmpがハイレベルに立ち上がる時点t2までの時間Δtは、入力電圧Vinと共通電圧Vcomとの差が大きいほど長くなる。

【0115】
図13のセンサ出力読み出し回路100aの他の動作は、図11のセンサ出力読み出し回路100の動作と同様である。

【0116】
図13のセンサ出力読み出し回路100では、回路構成の複雑化および素子数の増加を抑制しつつ増幅器AM1のオフセット電圧の影響を低減することが可能となる。したがって、センサアレイ70の出力を高精度で読み出すことができる。

【0117】
(10)他の実施の形態
図1のシングルエンド構成の増幅回路1を差動構成の増幅回路に変更することも可能である。また、図2のシングルエンド構成の積分回路2を差動構成の積分回路に変更することも可能である。

【0118】
(11)請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。

【0119】
上記実施の形態では、増幅器AM1が第1の増幅器の例であり、増幅器AM2が第2の増幅器の例であり、増幅器AM3が第3の増幅器の例であり、非反転入力端子I1が第1の入力端子の例であり、反転入力端子I2が第2の入力端子の例であり、反転入力端子I3が第3の入力端子の例であり、非反転入力端子I4が第4の入力端子の例であり、反転入力端子I5が第5の入力端子の例であり、非反転入力端子I6が第6の入力端子の例であり、出力端子O1が第1の出力端子の例であり、出力端子O2が第2の出力端子の例であり、出力端子O3が第3の出力端子の例である。

【0120】
電圧切り替え回路11,11aが電圧切り替え手段の例であり、キャパシタC1が容量素子または第1の容量素子の例であり、キャパシタC2が第2の容量素子の例であり、キャパシタC3が第3の容量素子の例であり、スイッチSWがスイッチ手段の例であり、スイッチSW1,SR3が第1のスイッチ手段の例であり、スイッチSW2が第2のスイッチ手段の例であり、比較器CMP,CMP1が電圧比較器の例であり、カウンタ30が時間測定手段の例である。

【0121】
入力電圧Vin1および共通電圧Vcomが第1の入力電圧の例であり、入力電圧Vin2、入力電圧Vinおよび基準電圧Vrが第2の入力電圧の例であり、入力電圧Vin3、共通電圧Vcom、非反転入力端子I4の電圧(図6)および基準電圧Vr(図11)が第3の入力電圧の例であり、入力電圧Vin4、共通電圧Vcomおよび非反転入力端子I6の電圧(図6)が第4の入力電圧の例である。

【0122】
請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。
【産業上の利用可能性】
【0123】
本発明は、電圧の増幅、電圧の積分、電圧の比較および電圧時間変換等に利用することができる。
【符号の説明】
【0124】
1 増幅回路
2 積分回路
3a,3b,3c,3d 電圧比較回路
4 電圧時間変換回路
11,11a 電圧切り替え回路
12,13 スイッチ制御回路
20 電圧保持回路
21,31,32,35 PチャネルMOSFET
22,33,34 NチャネルMOSFET
30 カウンタ
40 減算器
60 電圧発生回路
70 センサアレイ
100,100a センサ出力読み出し回路
AM1~AM3 増幅器
C1~C3,C1b,C2b キャパシタ
CMP,CMP1 比較器
IN1~IN9 インバータ
LA1,LA2 ラッチ回路
I2,I3,I5,I8 反転入力端子
I1,I4,I6,I7 非反転入力端子
I9,I10 入力端子
O1,O1b,O2,O2b,O3,O4,O9,O10 出力端子
SW,SW1~SW6,SWb,S1~S4,SA1,SA2,SB1,SB2,SR1,SR2,SR3,SR4 スイッチ
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
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【図14】
13
【図15】
14