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明細書 :ダイヤモンド電界効果トランジスタ及びその製造方法

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-045897 (P2017-045897A)
公開日 平成29年3月2日(2017.3.2)
発明の名称または考案の名称 ダイヤモンド電界効果トランジスタ及びその製造方法
国際特許分類 H01L  21/338       (2006.01)
H01L  29/778       (2006.01)
H01L  29/812       (2006.01)
H01L  21/336       (2006.01)
H01L  29/78        (2006.01)
H01L  21/28        (2006.01)
H01L  21/20        (2006.01)
H01L  21/322       (2006.01)
FI H01L 29/80 H
H01L 29/78 301B
H01L 21/28 301B
H01L 21/28 301R
H01L 21/28 A
H01L 21/20
H01L 21/322 Z
請求項の数または発明の数 7
出願形態 OL
全頁数 13
出願番号 特願2015-168227 (P2015-168227)
出願日 平成27年8月27日(2015.8.27)
発明者または考案者 【氏名】川原田 洋
【氏名】モフド シャムスル ナシリク ビン サムソル バハリン
【氏名】稲葉 優文
【氏名】平岩 篤
【氏名】山田 哲也
【氏名】許 徳シン
【氏名】北林 祐哉
【氏名】柴田 将暢
出願人 【識別番号】899000068
【氏名又は名称】学校法人早稲田大学
個別代理人の代理人 【識別番号】100137800、【弁理士】、【氏名又は名称】吉田 正義
【識別番号】100148253、【弁理士】、【氏名又は名称】今枝 弘充
【識別番号】100148079、【弁理士】、【氏名又は名称】梅村 裕明
審査請求 未請求
テーマコード 4M104
5F102
5F140
5F152
Fターム 4M104AA10
4M104BB02
4M104BB36
4M104CC00
4M104DD22
4M104DD34
4M104DD68
4M104DD78
4M104GG09
4M104HH08
5F102FA01
5F102GB01
5F102GC01
5F102GD10
5F102GJ02
5F102GL02
5F102GL11
5F102GQ09
5F102GR12
5F102GV05
5F102HC11
5F102HC19
5F102HC21
5F102HC24
5F140AA25
5F140AC02
5F140BA04
5F140BB06
5F140BD11
5F140BE09
5F140BH30
5F140BJ03
5F140BJ11
5F140BJ15
5F140BJ17
5F140BK38
5F140CB00
5F140CE02
5F152LL03
5F152NN03
5F152NQ02
5F152NQ12
要約 【課題】より耐圧の高いダイヤモンド電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ダイヤモンド基板11の表面にドレイン電極12とソース電極13とが形成されている。ドレイン電極12とソース電極13と間のダイヤモンド基板11の表面は、水素終端されて水素化層15とされている。水素化層15は、アルミナのゲート絶縁膜16で覆われており、ゲート絶縁膜16上にゲート電極14が形成されている。ダイヤモンド基板10は、黒色の多結晶ダイヤモンドで作製されており、表面は研磨されて平坦化されている。
【選択図】図2
特許請求の範囲 【請求項1】
多結晶のダイヤモンドからなるダイヤモンド基板と、
前記ダイヤモンド基板の表面に互いに離間して設けられたドレイン電極及びソース電極と、
前記ダイヤモンド基板の表面の前記ドレイン電極と前記ソース電極の間の領域を水素終端した水素化層と、
前記水素化層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を備えることを特徴とするダイヤモンド電界効果トランジスタ。
【請求項2】
前記ゲート絶縁膜は、アルミナであることを特徴とする請求項1記載のダイヤモンド電界効果トランジスタ。
【請求項3】
前記ゲート絶縁膜は、膜厚が50nm以上であることを特徴とする請求項2記載のダイヤモンド電界効果トランジスタ。
【請求項4】
多結晶のダイヤモンドからなるダイヤモンド基板の表面にドレイン電極及びソース電極を形成する第1の電極形成工程と、
前記ドレイン電極と前記ソース電極の間のダイヤモンド基板の表面を水素終端して水素化層を形成する水素化層形成工程と、
予め設定された膜厚以上にゲート絶縁膜を形成して前記水素化層を覆うゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成する第2の電極形成工程と
を有することを特徴とするダイヤモンド電界効果トランジスタの製造方法。
【請求項5】
前記ゲート絶縁膜形成工程は、前記ゲート絶縁膜をアルミナで形成することを特徴とする請求項4記載のダイヤモンド電界効果トランジスタの製造方法。
【請求項6】
前記ゲート絶縁膜形成工程は、膜厚が50nm以上の前記ゲート絶縁膜を形成することを特徴とする請求項5記載のダイヤモンド電界効果トランジスタの製造方法。
【請求項7】
前記第1の電極形成工程の前に、前記ダイヤモンド基板の表面を研磨して平坦化することを特徴とする請求項6記載のダイヤモンド電界効果トランジスタの製造方法。

発明の詳細な説明 【技術分野】
【0001】
本発明は、ダイヤモンド基板を用いたダイヤモンド電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【0002】
ダイヤモンドは、高電圧、大電流動作が必要とされる大電力用の半導体装置に適した半導体材料として期待されており、ダイヤモンド基板を用いた電界効果トランジスタ(FET: Field effect transistor)が種々提案されている。非特許文献1では、単結晶のダイヤモンド基板上に不純物を含む単結晶のダイヤモンド薄膜を形成し、このダイヤモンド薄膜をP型の導電層としてMES型のダイヤモンド電界効果トランジスタを構成することにより、30μmのゲート-ドレイン間隔で、ソース-ドレイン間における耐圧1530Vを達成している。
【0003】
また、単結晶のダイヤモンドからなるダイヤモンド基板の表面を水素終端することにより、その表面直下にP型の導電層を誘起して、ダイヤモンド電界効果トランジスタとして動作させる技術が提案されている(例えば、特許文献1を参照)。
【先行技術文献】
【0004】

【非特許文献1】Umezawa .H, Matsumoto.T, Shikata.S-I,” Diamond Metal-Semiconductor Field-Effect Transistor With Breakdown Voltage Over 1.5 kV”, IEEE Electron Device Letters, Vol. 35 Issue 11, (2014), 1112-1114
【0005】

【特許文献1】特開2014-060377号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、大電力を扱うパワーデバイスとしての電界効果トランジスタとしては、高耐圧であることが要求されるが、ダイヤモンド基板を用いたダイヤモンド電界効果トランジスタにおいて十分な耐圧が得られていなかった。
【0007】
本発明は、上記事情に鑑みてなされたものであり、より耐圧の高いダイヤモンド電界効果トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明のダイヤモンド電界効果トランジスタは、多結晶のダイヤモンドからなるダイヤモンド基板と、ダイヤモンド基板の表面に互いに離間して設けられたドレイン電極及びソース電極と、ダイヤモンド基板の表面のドレイン電極とソース電極の間の領域を水素終端した水素化層と、水素化層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備えるものである。
【0009】
また、本発明のダイヤモンド電界効果トランジスタの製造方法は、多結晶のダイヤモンドからなるダイヤモンド基板の表面にドレイン電極及びソース電極を形成する第1の電極形成工程と、ドレイン電極とソース電極の間のダイヤモンド基板の表面を水素終端して水素化層を形成する水素化層形成工程と、予め設定された膜厚以上にゲート絶縁膜を形成して水素化層を覆うゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成する第2の電極形成工程とを有するものである。
【発明の効果】
【0010】
本発明によれば、ダイヤモンド電界効果トランジスタのダイヤモンド基板として多結晶のダイヤモンドを用いているので、より高い耐圧を得ることができる。
【図面の簡単な説明】
【0011】
【図1】本発明を実施したダイヤモンド電界効果トランジスタを示す平面図である。
【図2】ダイヤモンド電界効果トランジスタの構造を示す断面図である。
【図3】Ti層とAu層との形成過程を示す説明図である。
【図4】カーバイド層の形成過程を示す説明図である。
【図5】水素化層の形成過程を示す説明図である。
【図6】素子分離層の形成過程を示す説明図である。
【図7】ゲート絶縁膜を蒸着した状態を示す説明図である。
【図8】ゲート絶縁膜をエッチングした状態を示す説明図である。
【図9】ゲート電極の形成過程を示す説明図である。
【図10】実施例に用いた測定回路を示す説明図である。
【図11】実施例におけるダイヤモンド電界効果トランジスタのドレイン電流-ドレイン電圧特性を示すグラフである。
【図12】耐圧測定の際のドレイン電圧に対するドレイン電流とゲート電流の変化を示すグラフである。
【図13】耐圧測定の際のドレイン電圧に対するドレイン電流とゲート電流の変化をログスケールで示すグラフである。
【図14】ストレステスト前のドレイン電流-ドレイン電圧特性を示すグラフである。
【図15】500Vのドレイン電圧を与えた後のドレイン電流-ドレイン電圧特性を示すグラフである。
【図16】500Vまでドレイン電圧を漸増した際のドレイン電圧に対するドレイン電流とゲート電流の変化を示すグラフである。
【図17】1000Vのドレイン電圧を与えた後のドレイン電流-ドレイン電圧特性を示すグラフである。
【図18】1000Vまでドレイン電圧を漸増した際のドレイン電圧に対するドレイン電流とゲート電流の変化を示すグラフである。
【図19】オン/オフ比を測定した際のゲート電圧に対するドレイン電流の変化を示すグラフである。
【図20】ゲート-ドレイン間隔が異なるダイヤモンド電界効果トランジスタのサンプルにおけるドレイン電流-ドレイン電圧特性を示すグラフである。
【発明を実施するための形態】
【0012】
図1において、本実施形態に係るダイヤモンド電界効果トランジスタ(以下、FET(Field effect transistor)という)10は、ダイヤモンド基板11上に形成されている。FET10は、ダイヤモンド基板11の他に、ドレイン電極12、ソース電極13、ゲート電極14、これらドレイン電極12とソース電極13との間に設けられた水素化層15、水素化層15を覆うゲート絶縁膜16、コンタクト孔17、コンタクト18、素子分離層19を備えている。ドレイン電極12、ソース電極13、水素化層15、及び素子分離層19は、ゲート絶縁膜16で覆われており、ドレイン電極12とソース電極13とは、コンタクト孔17を通して上部に露呈している。ゲート電極14とコンタクト18は、一体に形成されおり、ゲート絶縁膜16上に設けられている。ゲート電極14は、ゲート絶縁膜16を挟んで水素化層15の上方に設けられている。素子分離層19は、ダイヤモンド基板11の表面のうちドレイン電極12、ソース電極13及び水素化層15が形成された以外の領域に形成されている。

【0013】
ダイヤモンド基板11としては、黒色多結晶のダイヤモンドを板状に形成したものである。このように黒色多結晶のダイヤモンドをダイヤモンド基板11として用いることにより、FET10の耐圧Vを高くしている。耐圧Vは、ソース-ドレイン間の絶縁が破壊されるドレイン電圧VDSの絶対値である。黒色多結晶ダイヤモンドは、内包するグラファイトなどにより黒色不透明となった多結晶のダイヤモンドである。なお、黒色の多結晶のダイヤモンドに代えて透明な多結晶のダイヤモンドからなるダイヤモンド基板11を用いてもよい。

【0014】
図2において、ダイヤモンド基板11は、その表面が研磨されて平坦化されている。このダイヤモンド基板11の表面に、ドレイン電極12とソース電極13とが所定の間隔をあけて設けられている。

【0015】
ドレイン電極12は、カーバイド層12aと、Ti(チタン)からなるTi層12bと、Au(金)からなるAu層12cとを積層した構成であり、ダイヤモンド基板11にオーミック接続している。カーバイド層12aは、Tiをカーバイド化したものであり、ドレイン電極12とダイヤモンド基板11との接触抵抗を低くするために設けられている。カーバイド層12aは、Ti層12bを構成するTiをその直下のダイヤモンド基板11の領域に拡散させてTiCを形成することによってダイヤモンド基板11に埋設した状態に形成される。このカーバイド層12aの形成のために、後述するようにTi層12bの形成後にダイヤモンド基板11を加熱し、Ti層12bを構成するTiをその直下のダイヤモンド基板11の領域に拡散させる。

【0016】
ソース電極13は、カーバイド層13a、Ti層13b、Au層13cを積層した構成である。このソース電極13の各層13a~13cは、ドレイン電極12の各層12a~12cと同じであるので、その詳細な説明は省略する。

【0017】
Ti層12b,13b、Au層12c,13cは、例えば蒸着法などを用いて、ダイヤモンド基板11の表面に積層される。この例では、Ti層12b,13bの厚みは30nm、Au層12c,13cの厚みは100nmとなっている。なお、Ti層12b,13b、Au層12c,13cの厚みは、適宜決めることができ、Ti層12b,13bについては、3nm~50nmの範囲内とし、Au層12c,13cについては50nm~1μmの範囲内とするのがよい。

【0018】
水素化層15は、ドレイン電極12とソース電極13との間のダイヤモンド基板11の表面を水素終端することによって形成されている。水素終端は、周知のように、ダイヤモンド基板11の表面における炭素原子の未結合手(ダングリングボンド: dangling bond)に水素を結合させた状態にすることである。水素化層15を形成することにより、その水素化層15の直下に、2次元正孔ガス(2DHG:two-dimensional hole gas)を誘起してP型導電層(チャネル、図示せず)を形成する。

【0019】
素子分離層19は、ダイヤモンド基板11の表面を酸素終端することによって形成されている。酸素終端は、ダイヤモンド基板11の表面における炭素原子の未結合手に酸素を結合させた状態にすることである。素子分離層19によって、同一基板上における複数素子、すなわちFET10を分離することができる。

【0020】
ゲート絶縁膜16は、Al(アルミナ)で形成されている。このゲート絶縁膜16は、水素化層15の表面を覆い、ゲート電極14とダイヤモンド基板11の表面とを電気的に絶縁するとともに、水素化層15を保護する保護膜としても機能する。この例では、上述のようにゲート絶縁膜16は、水素化層15とともに、ドレイン電極12、ソース電極13、水素化層15、素子分離層19を覆っている。ゲート絶縁膜16の膜厚tは、適宜決めることができるが、FET10の耐圧を向上させる観点からは、50nm以上とし、好ましくは100nm以上とし、より好ましくは400nm以上とするのがよい。なお、ゲート絶縁膜16は、必ずしもAl:O=2:3となっている訳でない。

【0021】
ゲート電極14は、水素化層15の上方のゲート絶縁膜16上に設けられ、ドレイン電極12とソース電極13との双方に所定の間隔をあけて配されている。ゲート-ドレイン間隔LGD、ゲート-ソース間隔LGS、ゲート長Lは、適宜決めることができるが、ゲート-ドレイン間隔LGDは1~30μm、ゲート-ソース間隔LGSは1~10μm、ゲート長Lは1~20μmの範囲内とするのがよい。ゲート電極14は、例えばAl(アルミニウム)で形成されている。

【0022】
ドレイン電極12、ソース電極13の上方のゲート絶縁膜16の部分には、それぞれコンタクト孔17が形成されている。これらコンタクト孔17は、ゲート絶縁膜16を貫通するように設けられており、これらのコンタクト孔17を介してゲート絶縁膜16の上面にドレイン電極12、ソース電極13の上部を露呈している。各コンタクト孔17を通してドレイン電極12、ソース電極13が外部の電源等に接続され、ゲート電極14はコンタクト18を介して外部の電源等に接続される。なお、コンタクト孔17内に、例えばAlでコンタクトを形成して、このコンタクトを介して各電極12、13を外部の電源等に接続してもよい。

【0023】
上記のように構成されるFET10は、水素化層15の直下にP型導電層が形成されるため、ゲート電圧VGSが0Vのときでも、ソース電極13とドレイン電極12と間にP型導電層を介してドレイン電流IDSが流れる。また、P型導電層に流れる電流、すなわちドレイン電流IDSは、ゲート電極14に印加される電圧によって制御される。したがって、FET10は、デプレッション型のMOSFETとして作動する。

【0024】
そして、FET10は、黒色多結晶のダイヤモンド基板11を用いているため、これまでのダイヤモンドを用いたFETよりも高い耐圧Vを有している。この高い耐圧Vは、ダイヤモンド基板11が多結晶であるため、インパクトイオン化が起きづらいことが理由の1つとしてとして考えられる。

【0025】
次に上記FET10の製造方法について説明する。この例では、基板作製工程と、第1の電極形成工程と、水素化層形成工程と、素子分離層形成工程と、ゲート絶縁膜形成工程と、第2の電極形成工程とを順番に行うことによって、FET10を作製する。なお、下記のFET10の製造方法は、一例であり、これに限定されるものではない。

【0026】
基板作製工程では、ダイヤモンド基板11を作製する。例えば、まずシリコン基板上に、CVDなどで厚み、例えば200μm~1mm程度の黒色多結晶ダイヤモンドを形成する。この後、黒色多結晶ダイヤモンドをシリコン基板から外し、得られる多結晶ダイヤモンドの表面を研磨して平坦化して、ダイヤモンド基板11とする。表面の研磨後、酸素終端処理を行う。この酸素終端処理では、例えばプラズマリアクタ装置を用いて、ダイヤモンド基板11の表面を酸素プラズマに曝すことにより行う。これにより、ダイヤモンド基板11の表面を酸素終端すると同時に、表面に付着している不純物を除去する。ここでダイヤモンド基板11の表面に酸素終端を行うのは、ドレイン電極12、ソース電極13の接着性を向上させるためである。なお、予め研磨されたダイヤモンド基板11を用いてもよい。

【0027】
第1の電極形成工程では、基板作製工程で作製されるダイヤモンド基板11にドレイン電極12とソース電極13とを形成する。第1の電極形成工程では、図3に示すように、まずドレイン電極12とソース電極13に対応したパターンのレジストマスク31をダイヤモンド基板11上に形成する。レジストマスク31は、一般的なフォトリソグラフィ技術を用いて形成すればよい。レジストマスク31の形成後、蒸着法、例えば電子ビーム蒸着法によってTi、Auを順番に、それぞれ所定の厚みとなるようにダイヤモンド基板11上に堆積して、ドレイン電極12を構成するTi層12b、Au層12cと、ソース電極13を構成するTi層13b、Au層13cとを形成する。レジストマスク31は、その上に形成されたTiとAuの積層膜32とともに、アセトン等の有機溶媒を用いて除去される。このようにリフトオフプロセスにより、Ti層12b,13bと、Au層12c,13cを形成する。

【0028】
レジストマスク31の除去後、高温アニール処理を行う。この高温アニール処理は、水素ガスを導入した低圧雰囲気下でダイヤモンド基板11を所定時間加熱した後、ダイヤモンド基板11を急冷する。この高温アニール処理によって、図4に示すように、Ti層12b,13bの直下のダイヤモンド基板11の領域にTiCからなるカーバイド層12a,13aがそれぞれ形成される。

【0029】
第1の電極形成工程に続いて水素化層形成工程が行われる。水素化層形成工程では、ドレイン電極12とソース電極13が形成されたダイヤモンド基板11を加熱しながら水素プラズマに曝す。これによって、図5に示すように、ドレイン電極12とソース電極13との間のダイヤモンド基板11の表面が水素終端されて、水素化層15が形成される。水素化層15が形成されることによって、水素化層15の直下にP型導電層が誘起される。なお、この水素化層形成工程では、ダイヤモンド基板11の表面のうちドレイン電極12とソース電極13が形成されていない領域の全てが水素終端される。図5では、水素化層15以外の水素終端された部分に符号15aを付してある。

【0030】
水素化層形成工程に続いて、素子分離層形成工程を行う。この素子分離層形成工程では、まず水素化層15を保護するために、図6に示すように、水素化層15を覆うパターンのレジストマスク34を形成する。この例では、水素化層15とともに、ドレイン電極12、ソース電極13の上面を覆うように、レジストマスク34を形成するが、レジストマスク34がドレイン電極12、ソース電極13の周縁にかからないように形成する。レジストマスク34は、フォトリソグラフィ技術を用いて形成すればよい。

【0031】
レジストマスク34の形成後、例えばプラズマリアクタ装置を用いて、ダイヤモンド基板11の表面を酸素プラズマに曝す。これにより、ダイヤモンド基板11の表面のうちレジストマスク34で隠されていない部分、すなわち水素化層15以外の領域が水素終端された状態から酸素終端された状態に変化し、素子分離層19が形成される。素子分離層19の形成後、レジストマスク34は、アセトン等の有機溶媒を用いて除去される。

【0032】
レジストマスク34の除去後、ゲート絶縁膜形成工程を行う。このゲート絶縁膜形成工程では、原子層堆積(ALD:Atomic Layer Deposition)法により、ゲート絶縁膜16を形成する。具体的には、反応室内でダイヤモンド基板11を加熱した状態にし、第1のプリカーサとしてのトリメチルアルミニウム(TMA:Trimethylaluminium)ガスを投入して、TMA分子をドレイン電極12、ソース電極13、水素化層15、素子分離層19の各表面に吸着させるステップと、余剰なTMAガスすなわち未吸着のTMA分子を排気するステップと、第2のプリカーサとしての水(気体)を投入しTMAと反応させるステップと、TMAが水分子に反応することによって生成されるメタン分子及び余剰な水(気体)を排気するステップとからなる4ステップを1サイクルとし、このサイクルを繰り返す。サイクル数を調整することによって、図7に示すように、所望とする膜厚tのゲート絶縁膜16を形成する。ゲート絶縁膜16を形成する際のダイヤモンド基板11の温度は、FET11の高温における動作安定性の観点からは、200℃以上、好ましくは400℃以上とするのが好ましい。

【0033】
上記のように第2のプリカーサとして水(気体)を用いることは、水素化層15の水素終端を消失させることがないので、ゲート絶縁膜16を形成するうえで好適である。なお、第2のプリカーサとしては、ダイヤモンド基板11の表面におけるC-H結合と吸熱反応をする反応種を用いることが好ましい。これは、C-H結合と発熱反応をする反応種を用いた場合に、その反応による発熱で水素終端が消失する可能性が高くなるためである。ゲート絶縁膜16の形成後、水素終端が消失することなく残っているか否かは、例えば二次イオン質量分析法(SIMS; Secondary Ion Mass Spectrometry)を用いて確認することができる。この場合、形式的には、水素終端を重水素で行うようにすれば、水素化層形成工程で結合された水素であるか否かを判別することも可能である。

【0034】
続いて、図8に示すように、各コンタクト孔17に対応したパターンのレジストマスク36を形成する。レジストマスク36は、フォトリソグラフィ技術を用いて形成される。レジストマスク36の形成後、例えばTMAH(Tetramethylammonium hydroxide:水酸化テトラメチルアンモニウム)系現像液であるNMD-3(東京応化工業製)を用いてゲート絶縁膜16をエッチングし、ドレイン電極12、ソース電極13の上方のゲート絶縁膜16にそれぞれコンタクト孔17を形成する。コンタクト孔17の形成後、レジストマスク34をアセトン等の有機溶媒を用いて除去する。

【0035】
レジストマスク34の除去後、第2の電極形成工程を行って、コンタクト18を含むゲート電極14を形成する。この第2の電極形成工程では、図9に示すように、コンタクト18を含むゲート電極14に対応したパターンのレジストマスク38を形成する。続いて、電子ビーム蒸着法や抵抗加熱蒸着法により、Alを堆積して、コンタクト18を含むゲート電極14を形成する。レジストマスク38は、その上に形成されたAlの堆積膜39とともに、アセトン等の有機溶媒を用いて除去される。このようにリフトオフプロセスにより、ゲート電極14を形成する。なお、コンタクト孔17内にコンタクトを形成する場合には、レジストマスク38にコンタクト孔17に対応したパターン(開口)を設け、上記のように電子ビーム蒸着法や抵抗加熱蒸着法によってAlを堆積すればよい。
【実施例】
【0036】
実施例では、図1及び図2に示す構成のFET10のサンプルを作製して特性を測定した。本実施例においては、上記実施形態に記載した製造方法にしたがってFET10のサンプル1~4を作製した。サンプル1~4は、同一のダイヤモンド基板11上に同時に作製している。サンプル1~4に共通な仕様は次の通りである。
ダイヤモンド基板11の厚み :500μm
Ti層12b,13bの厚み :30nm
Au層12c,13cの厚み :100nm
ゲート電極14の厚み :100nm
ゲート絶縁膜16の膜厚t :200nm
ゲート幅(水素化層15の幅):25μm
【実施例】
【0037】
なお、第1の電極形成工程では、ダイヤモンド基板11を30分間、450℃に加熱した後、ダイヤモンド基板11を急冷することで、カーバイド層12a、13aを形成した。また、水素化終端工程では、ダイヤモンド基板11を450℃に加熱した状態で水素プラズマに30分間に曝して水素終端を行い、水素化層15を形成した。素子分離層形成工程では、プラズマリアクタ装置(ヤマト科学株式会社製 PR510)を用いて、常温・大気圧でダイヤモンド基板11を酸素プラズマから離して配することで酸素終端して素子分離層19を形成した。ゲート絶縁膜形成工程では、ダイヤモンド基板11を450℃に加熱した状態で、上記ALD法によってゲート絶縁膜16を形成した。
【実施例】
【0038】
FET10の特性の測定では、図10に示すように、サンプルのソース電極13を接地し、電流計41と直流電源42とを介してドレイン電極12を接地し、ソース電極13とゲート電極14との間に直流電源43と電流計44とを接続した。そして、直流電源42によりドレイン電圧VDSを調整し、直流電源43によりゲート電圧VGSを調整した。また、電流計41によりドレイン電流IDSを測定し、電流計44によりゲート電流Iを測定した。ドレイン電圧VDSを負(VDS<0)として、その絶対値を大きくした場合に流れるゲート電流Iのほとんどは、ゲート絶縁膜16を通してゲート電極14からドレイン電極12に流れるものと考えられる。したがって、ソース電極13からダイヤモンド基板11を通してドレイン電極12に流れる電流は、電流計41によって測定されるドレイン電流IDSから電流計44によって測定されるゲート電流Iを差し引いた電流とほぼみなすことができる。
【実施例】
【0039】
サンプル1を用いて、ドレイン電流-ドレイン電圧(IDS-VDS)特性を室温にて測定した。この測定では、ゲート電圧VGSを-10V~+10Vの範囲で2Vずつ変化させた。サンプル1のゲート-ドレイン間隔LGD、ゲート-ソース間隔LGS、ゲート長Lは、次の通りである。
ゲート-ドレイン間隔LGD:18μm
ゲート-ソース間隔LGS :2μm
ゲート長L :2μm
【実施例】
【0040】
測定されたサンプル1のドレイン電流-ドレイン電圧(IDS-VDS)特性を図11に示す。なお、図11では、ドレイン電流IDSをゲート電極14のゲート幅で規格化した値を縦軸に示してある。なお、図14、図15、図17、図20についてもドレイン電流IDSをゲート電極14のゲート幅で規格化した値を縦軸に示してある。
【実施例】
【0041】
図11に示すように、サンプル1は、良好な特性を示した。すなわち、サンプル1は、ピンチオフ及び飽和領域で良好なドレイン電流-ドレイン電圧(IDS-VDS)特性を有し、最大ドレイン電流IDSは1.1(mA/mm)を示した。この最大ドレイン電流IDSは、ホウ素がドープされた多結晶のダイヤモンドを用いたFETの値よりも高い。
【実施例】
【0042】
続いて、サンプル1を用いて耐圧Vを測定した。この測定では、ゲート電圧VGSを50Vに設定して、サンプル1のOFF状態における耐圧Vを求めた。この測定の際のドレイン電圧VDSに対するドレイン電流IDS(絶対値)とゲート電流Iの変化を図12,図13に示すように、ドレイン電圧VDSが-1802Vであるときに絶縁破壊が確認され、耐圧Vが1802Vであることがわかった。なお、図12、図13は、いずれもドレイン電流IDSの絶対値とゲート電流Iとを縦軸にしてあるが、図12はリニアスケールで示し、図13は対数スケールで示してある。18μmのゲート-ドレイン間隔LGDにおける1802Vの耐圧Vは、耐圧Vとゲート-ドレイン間隔LGDとの比(VB/LGD)が100V/μm(=1MV/cm)を満足する単結晶ダイヤモンドを用いたこれまでのFETよりも優れた値である。
【実施例】
【0043】
次に、サンプル2を用いて、ステレステストを行った。このステレステストでは、サンプル2のドレイン電流-ドレイン電圧(IDS-VDS)の初期特性を測定してから、ドレイン電圧VDSを500Vまで漸増してストレスを与え、この後にドレイン電流-ドレイン電圧(IDS-VDS)特性を測定した。なお、サンプル2のゲート-ドレイン間隔LGD、ゲート-ソース間隔LGS、ゲート長Lは、サンプル1と同じである。
【実施例】
【0044】
図14にサンプル2のステレステスト前(初期)のドレイン電流-ドレイン電圧(IDS-VDS)特性を測定した結果を示し、ストレスを与えた後のドレイン電圧(IDS-VDS)特性を図15に示す。また、図16にストレスを与えた際、すなわちドレイン電圧VDSを500Vまで漸増した際のドレイン電流(絶対値)とゲート電流の変化を示す。ストレスを与える際には、ゲート電圧VGSを50Vとした。
【実施例】
【0045】
サンプル2について上記測定を行った後、さらにドレイン電圧VDSを1000Vまで漸増させてさらなるストレスを与え、ドレイン電流-ドレイン電圧(IDS-VDS)特を測定した。この結果を図17に示す。また、図18にドレイン電圧VDSを1000Vまで漸増した際のドレイン電流の絶対値とゲート電流の変化を示す。ストレスを与える際には、ゲート電圧VGSを50Vとした。この結果からストレスを与えた後には僅かなリーク電流の増大が見られるが、良好な特性を維持していることがわかる。
【実施例】
【0046】
次に、サンプル3を用いて、ドレイン電流IDSのON/OFF比を測定した。図19に示すように、ドレイン電流IDS(絶対値)は、およそ1×10-11~1×10-5の間で変化し、6桁のON/OFF比が得られている。なお、測定では、ドレイン電圧VDSを-10Vに設定した。サンプル3のゲート-ドレイン間隔LGD、ゲート-ソース間隔LGS、ゲート長Lは、次の通りである。
ゲート-ドレイン間隔LGD:28μm
ゲート-ソース間隔LGS :2μm
ゲート長L :2μm
【実施例】
【0047】
さらに、下記のようにゲート-ドレイン間隔LGDをサンプル1よりも短くしたサンプル4のドレイン電流-ドレイン電圧(IDS-VDS)特性を測定した結果を図20に示す。サンプル4のゲート-ドレイン間隔LGD、ゲート-ソース間隔LGS、ゲート長Lは、次の通りである。
ゲート-ドレイン間隔LGD:11μm
ゲート-ソース間隔LGS:4μm
ゲート長L:10μm
【符号の説明】
【0048】
10 MOSFET
11 ダイヤモンド基板
12 ドレイン電極
13 ソース電極
14 ゲート電極
15 水素化層
16 ゲート絶縁膜
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図14】
11
【図15】
12
【図17】
13
【図19】
14
【図20】
15
【図12】
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【図13】
17
【図16】
18
【図18】
19