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明細書 :電荷変調素子及び固体撮像装置

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成29年3月23日(2017.3.23)
発明の名称または考案の名称 電荷変調素子及び固体撮像装置
国際特許分類 G01S   7/486       (2006.01)
H01L  27/146       (2006.01)
G01S  17/10        (2006.01)
G01S  17/89        (2006.01)
FI G01S 7/486
H01L 27/14 A
G01S 17/10
G01S 17/89
国際予備審査の請求 未請求
全頁数 52
出願番号 特願2015-561233 (P2015-561233)
国際出願番号 PCT/JP2015/000559
国際公開番号 WO2015/118884
国際出願日 平成27年2月6日(2015.2.6)
国際公開日 平成27年8月13日(2015.8.13)
優先権出願番号 2014022516
優先日 平成26年2月7日(2014.2.7)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG , US
発明者または考案者 【氏名】川人 祥二
【氏名】安富 啓太
【氏名】韓 相萬
出願人 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
個別代理人の代理人 【識別番号】100108914、【弁理士】、【氏名又は名称】鈴木 壯兵衞
審査請求 未請求
テーマコード 4M118
5J084
Fターム 4M118AB03
4M118BA14
4M118CA04
4M118DD04
4M118DD12
4M118FA06
4M118FA26
4M118FA28
4M118FA33
4M118GB03
4M118GB07
5J084AA04
5J084AA05
5J084AA13
5J084AB07
5J084AD01
5J084BA34
5J084BA36
5J084BA39
5J084BA40
5J084CA03
5J084CA10
5J084CA55
5J084CA65
5J084CA67
5J084EA04
要約 電荷移動経路の長い距離にわたって電界を一定にすることが容易で、界面欠陥等に起因した問題が回避できる電荷変調素子、固体撮像装置を提供する。受光領域の中心位置に関して対称位置に設けられた第1の電荷蓄積領域(61)、第2の電荷蓄積領域(62)、第3の電荷蓄積領域(63)及び第4の電荷蓄積領域(64)と、受光領域の中心位置から第1の電荷蓄積領域(61)、第2の電荷蓄積領域(62)、第3の電荷蓄積領域(63)及び第4の電荷蓄積領域(64)のそれぞれに至る電荷移動経路の両側に配置され、電荷移動経路の空乏化電位を変化させる第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)とを備える。
特許請求の範囲 【請求項1】
第1導電型の半導体からなる活性領域形成層、前記活性領域形成層の上部の一部に設けられた、第2導電型の表面埋込領域、及び前記表面埋込領域の表面に接して設けられた、第1導電型のピニング層を含む画素形成領域と、
前記画素形成領域上に設けられた絶縁膜と、
前記画素形成領域の中央部を受光領域とし、前記受光領域を囲むように前記受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、前記活性領域形成層よりも高不純物密度で第2導電型の第1、第2、第3及び第4の電荷蓄積領域と、
前記受光領域を囲む位置において、前記絶縁膜上に前記受光領域の中心位置から前記第1、第2、第3及び第4の電荷蓄積領域のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1、第2、第3及び第4の電界制御電極対と、
を備え、前記第1、第2、第3及び第4の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、前記表面埋込領域の空乏化電位を順次変化させることにより、前記電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、前記表面埋込領域中で発生した多数キャリアの移動先を前記第1、第2、第3及び第4の電荷蓄積領域のいずれかに順次設定するように制御することを特徴とする電荷変調素子。
【請求項2】
前記第1、第2、第3及び第4の電荷蓄積領域の配置トポロジーは、前記前記受光領域の中心位置に関して2回回転対称又は4回回転対称であることを特徴とする請求項1に記載の電荷変調素子。
【請求項3】
前記第1、第2及び第3の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能し、
前記第4の電荷蓄積領域は、背景光により前記表面埋込領域中で発生した暗電流成分としての電荷を排出する電荷排出領域として機能することを特徴とする請求項1又は2に記載の電荷変調素子。
【請求項4】
前記第1、第2、第3及び第4の電荷蓄積領域のそれぞれから離間し、前記受光領域を囲む位置に配置された、前記活性領域形成層よりも高不純物密度で第2導電型の電荷排出領域を更に備え、
前記第1、第2、第3及び第4の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能することを特徴とする請求項1又は2に記載の電荷変調素子。
【請求項5】
前記活性領域形成層が、第1導電型又は第2導電型の半導体基板上に設けられていることを特徴とする請求項1~4のいずれか1項に記載の電荷変調素子。
【請求項6】
前記ピニング層において、前記信号電荷と反対導電型のキャリアの密度が、前記電荷移動経路の空乏化電位の変化と共に、前記第1~第4の電界制御電極対に印加される電圧によって変化することを特徴とする請求項3又は4に記載の電荷変調素子。
【請求項7】
前記絶縁膜の上方に、遮蔽板を更に備え、
該遮蔽板の開口部を介して、前記画素形成領域の中央部に選択的に光を照射することにより前記受光領域の平面パターンが定義されることを特徴とする請求項1~6のいずれか1項に記載の電荷変調素子。
【請求項8】
第1導電型の半導体からなる活性領域形成層、前記活性領域形成層の上部の一部に設けられた、第2導電型の表面埋込領域、及び前記表面埋込領域の表面に接して設けられた、第1導電型のピニング層を含む画素形成領域と、
前記画素形成領域上に設けられた絶縁膜と、
前記画素形成領域の中央部を受光領域とし、前記受光領域を囲むように前記受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、前記活性領域形成層よりも高不純物密度で第2導電型の第1、第2、第3及び第4の電荷蓄積領域と、
前記受光領域を囲む位置において、前記絶縁膜上に前記受光領域の中心位置から前記第1、第2、第3及び第4の電荷蓄積領域のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1、第2、第3及び第4の電界制御電極対と、
を備える電荷変調素子を複数個マトリクス状に配置した集積化構造を能動画素とし、該能動画素の複数個が同一半導体チップ上に配列され、
前記電荷変調素子のそれぞれにおいて、前記第1、第2、第3及び第4の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、前記表面埋込領域の空乏化電位を順次変化させることにより、前記電荷変調素子のそれぞれの前記電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、前記表面埋込領域中で発生した多数キャリアの移動先を前記第1、第2、第3及び第4の電荷蓄積領域のいずれかに順次設定するように制御することを特徴とする固体撮像素子。
【請求項9】
前記能動画素を構成する前記複数個の電荷変調素子のそれぞれにおいて、
前記第1、第2及び第3の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能し、
前記第4の電荷蓄積領域は、背景光により前記表面埋込領域中で発生した暗電流成分としての電荷を排出する電荷排出領域として機能することを特徴とする請求項8に記載の固体撮像素子。
【請求項10】
前記能動画素のそれぞれの内部に、前記複数個の電荷変調素子のそれぞれの前記第1、第2及び第3の電荷蓄積領域から前記信号電荷を読み出す周辺回路が、前記マトリクス状に配置された集合の周囲に配置されていることを特徴とする請求項9に記載の固体撮像素子。
【請求項11】
前記能動画素を構成する前記複数個の電荷変調素子のそれぞれにおいて、
前記第1、第2、第3及び第4の電荷蓄積領域のそれぞれから離間し、前記受光領域を囲む位置に配置された、前記活性領域形成層よりも高不純物密度で第2導電型の電荷排出領域を更に備え、
前記第1、第2、第3及び第4の電荷蓄積領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能することを特徴とする請求項8に記載の固体撮像素子。
【請求項12】
前記能動画素のそれぞれの内部に、前記複数個の電荷変調素子のそれぞれの前記第1、第2、第3及び第4の電荷蓄積領域から前記信号電荷を読み出す周辺回路が、前記マトリクス状に配置された集合の周囲に配置されていることを特徴とする請求項9に記載の固体撮像素子。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電子又は正孔(ホール)からなる信号電荷を、3つ以上の電荷蓄積領域に順次輸送する経路選択機能を持った電荷変調素子、及びこの電荷変調素子又はこの電荷変調素子と等価な構造を周期的に配列して構成した単位カラムを、1次元又は2次元に周期的に配列した固体撮像装置に関する。
【背景技術】
【0002】
光の飛行時間を用いて距離画像を取得する光飛行時間型(TOF型)距離センサでは、MOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御している。例えば、p型半導体層上に埋め込まれたn型の電荷生成埋込領域、電荷輸送埋込領域、電荷読み出し埋込領域と、これらの上を被覆する絶縁膜と、絶縁膜上に配置され、信号電荷を電荷輸送埋込領域へ転送する転送ゲート電極と、絶縁膜上に配置され、信号電荷を電荷読み出し埋込領域へ転送する読み出しゲート電極とを備える構造において、電荷生成埋込領域で、パルス光を受光し、電荷生成埋込領域直下の半導体層で光信号を信号電荷に変換し、電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定するCMOS測距素子やこれを用いたTOF型イメージセンサが提案されている(特許文献1参照。)。
【0003】
これらのCMOS測距素子やこれを用いたTOF型イメージセンサにおいては、転送ゲート電極直下の界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題が懸念される。更に、特許文献1に記載されたような転送ゲート電極を用いる場合は、長い距離にわたるポテンシャル勾配の制御が困難で、電荷移動経路の長い距離にわたって、電界をほぼ一定にするのは、現実的には無理であった。このため、長い電荷移動経路を有する測距素子等の電荷変調素子においては、電荷移動経路の途中でキャリアが止まり、期待した性能が得にくくなるような不都合が発生していた。
【先行技術文献】
【0004】

【特許文献1】国際公開第2007/119626号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避でき、更に、TOF型距離センサ等に必要な、電荷移動経路の長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷移動経路中を信号電荷が、複数の領域に対称性よく高速に輸送される電荷変調素子、及びこの電荷変調素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明の第1の態様は、(a)第1導電型の半導体からなる活性領域形成層、活性領域形成層の上部の一部に設けられた、第2導電型の表面埋込領域、及び表面埋込領域の表面に接して設けられた、第1導電型のピニング層を含む画素形成領域と、(b)画素形成領域上に設けられた絶縁膜と、(c)画素形成領域の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、活性領域形成層よりも高不純物密度で第2導電型の第1、第2、第3及び第4の電荷蓄積領域と、(d)受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1、第2、第3及び第4の電荷蓄積領域のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1、第2、第3及び第4の電界制御電極対とを備える電荷変調素子であることを要旨とする。この第1の態様に係る電荷変調素子においては、第1、第2、第3及び第4の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、表面埋込領域中で発生した多数キャリアの移動先を第1、第2、第3及び第4の電荷蓄積領域のいずれかに順次設定するように制御する。
【0007】
本発明の第2の態様は、第1の態様に係る電荷変調素子を複数個、マトリクス状に配置した集積化構造を能動画素とし、この能動画素の複数個が、同一半導体チップ上に配列された固体撮像装置であることを要旨とする。第2の態様に係る固体撮像装置においては、電荷変調素子のそれぞれにおいて、第1、第2、第3及び第4の電界制御電極対に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域の空乏化電位を順次変化させることにより、電荷変調素子のそれぞれの電荷移動経路のいずれかに電荷が輸送される電位勾配を順次形成して、表面埋込領域中で発生した多数キャリアの移動先を第1、第2、第3及び第4の電荷蓄積領域のいずれかに順次設定するように制御して距離画像が撮像される。
【発明の効果】
【0008】
本発明によれば、電荷移動経路の長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷移動経路中を信号電荷が、複数の領域に対称性よく高速に輸送され、しかも、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる電荷変調素子、及びこの電荷変調素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施形態に係る3出力電荷変調素子の概略を説明する模式的平面図(上面図)である。
【図2】図2(a)は、図1のIIA-IIA方向から見た第1の実施形態に係る3出力電荷変調素子の概略構造を説明する模式的な断面図で、図2(b)は、図2(a)の断面図のIIB-IIB方向のレベルで見た伝導帯の下端部(底部)のポテンシャル分布を第1の電界制御電極に印加される電圧をパラメータとして示す図で、図2(c)は、図2(a)の断面図の水平方向のIIC-IIC方向のレベルで見た荷電子帯の上端部(頂上)のポテンシャル分布の変化を、第1の電界制御電極に印加される電圧をパラメータとして示す図である。
【図3】図3(a)は、図1のIIIA-IIIA方向から見た第1の実施形態に係る3出力電荷変調素子の概略構造を説明する模式的な断面図で、図3(b)は、対応する伝導帯の下端部(底部)のポテンシャル分布を第1~第4の電界制御電極に印加される電圧をパラメータとして示す図である。
【図4】図4(a)は、図1のIVA-IVA方向から見た第1の実施形態に係る3出力電荷変調素子の概略構造を説明する模式的な断面図で、図4(b)は、対応する伝導帯の下端部(底部)のポテンシャル分布を第1~第4の電界制御電極に印加される電圧をパラメータとして示す図である。
【図5】本発明の第1の実施形態に係る3出力電荷変調素子の動作を説明するタイミング図である。
【図6】本発明の第1の実施形態に係る3出力電荷変調素子の別の動作を説明する他のタイミング図である。
【図7】背景光がない場合の、第1の実施形態に係る3出力電荷変調素子の精度(線形性)と分解能の測定結果を示す図である。
【図8】3000ルックスの背景光もとで、背景光キャンセル処理を行ったときの第1の実施形態に係る3出力電荷変調素子の精度(線形性)と分解能の測定結果を示す図である。
【図9】本発明の第1の実施形態に係る固体撮像素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図10】図9に示した固体撮像素子に用いられている能動画素の内部構造の概略を説明する模式的平面図である。
【図11】第1の実施形態に係る固体撮像装置による距離画像の撮像例を示す図である。
【図12】本発明の第1の実施形態の変形例に係る3出力電荷変調素子の概略を説明する模式的平面図(上面図)である。
【図13】図12のXIII-XIII方向から見た第1の実施形態の変形例に係る3出力電荷変調素子の伝導帯の下端部(底部)のポテンシャル分布を第1~第4の電界制御電極に印加される電圧をパラメータとして示す図である。
【図14】図12のXIV-XIV方向から見た第1の実施形態の変形例に係る3出力電荷変調素子の伝導帯の下端部(底部)のポテンシャル分布を第1~第4の電界制御電極に印加される電圧をパラメータとして示す図である。
【図15】図14に実線で示した電位勾配に対応する、第1の実施形態の変形例に係る3出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。
【図16】図14に破線で示した電位勾配に対応する、第1の実施形態の変形例に係る3出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。
【図17】本発明の第2の実施形態に係る3出力電荷変調素子の概略を説明する模式的平面図(上面図)である。
【図18】図17のXVIII-XVIII方向から見た第2の実施形態に係る3出力電荷変調素子の伝導帯の下端部(底部)のポテンシャル分布を第1~第4の電界制御電極に印加される電圧をパラメータとして示す図である。
【図19】図17のXVII-XVII方向から見た第2の実施形態に係る3出力電荷変調素子の伝導帯の下端部(底部)のポテンシャル分布を第1~第4の電界制御電極に印加される電圧をパラメータとして示す図である。
【図20】図19に破線で示した電位勾配に対応する、第2の実施形態に係る3出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。
【図21】図19に実線で示した電位勾配に対応する、第2の実施形態に係る3出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。
【図22】本発明の第3の実施形態に係る4出力電荷変調素子の概略を説明する模式的平面図(上面図)である。
【図23】図23(a)は、図22のXXIIIA-XXIIIA方向から見た第3の実施形態に係る4出力電荷変調素子の概略構造を説明する模式的な断面図で、図23(b)は、図23(a)の断面図のXXIIIB-XXIIIB方向のレベルで見た伝導帯の下端部(底部)のポテンシャル分布を第1電荷転送ゲート電極及び第3電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。
【図24】図23(b)に示したポテンシャル分布を、より具体的な第1~第4の電界制御電極対に印加される電圧をパラメータとして用いてシミュレーションした結果を示す図である。
【図25】図25(a)は、図22のXXV-XXV方向から見た第3の実施形態に係る4出力電荷変調素子の概略構造を説明する模式的な断面図で、図25(b)は、図25(a)の断面図のXXVB-XXVB方向のレベルで見た伝導帯の下端部(底部)のポテンシャル分布を第1~第4電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。
【図26】図22のXXV-XXV方向に沿ったレベルで見た伝導帯の下端部(底部)のポテンシャル分布を第1~第4電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。
【図27】図22のXXVII-XXVII方向に沿ったレベルで見た伝導帯の下端部(底部)のポテンシャル分布を第1~第4電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。
【図28】図27に破線で示した電位勾配に対応する、第3の実施形態に係る4出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。
【図29】図27に実線で示した電位勾配に対応する、第3の実施形態に係る4出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を示す図である。
【図30】図24の2点鎖線で示した電位勾配に対応する、第3の実施形態に係る4出力電荷変調素子の画素形成領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を、第1の電荷排出補助領域に至る電荷移動経路のみに着目して示す図である。
【図31】本発明の第3の実施形態に係る4出力電荷変調素子の動作を説明するタイミング図である。
【図32】本発明の第3の実施形態に係る4出力電荷変調素子の別の動作を説明する他のタイミング図である。
【図33】本発明の第4の実施形態に係る4出力電荷変調素子の概略を説明する模式的平面図(上面図)である。
【図34】図34(a)は、図33のXXXIV-XXXIV方向から見た第4の実施形態に係る4出力電荷変調素子の概略構造を説明する模式的な断面図で、図34(b)は、図34(a)の断面図のXXXIVB-XXXIVB方向のレベルで見た伝導帯の下端部(底部)のポテンシャル分布を第1~第4電荷転送ゲート電極に印加される電圧をパラメータとして示す図である。
【図35】本発明の第4の実施形態に係る4出力電荷変調素子の動作を説明するタイミング図である。
【発明を実施するための形態】
【0010】
以下に本発明の第1~第4の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 以下の第1~第4の実施形態の説明では、第1導電型がp型、第2導電型がn型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型がn型、第2導電型がp型としても構わない。 第1導電型がp型、第2導電型がn型の場合は、信号電荷としてのキャリアは電子となるが、第1導電型がn型、第2導電型がp型の場合は、信号電荷としてのキャリアは正孔(ホール)となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を90度回転すれば「左右」と「上下」は交換して読まれ、紙面を180度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。

【0011】
(第1の実施形態)
図1の平面図及び図2(a)の断面図等に示すように、本発明の第1の実施形態に係る3出力電荷変調素子は、第1導電型(p型)の半導体からなる活性領域形成層32、活性領域形成層32の上部の一部に設けられた、第2導電型(n型)の表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p型のピニング層34を含む画素形成領域(32,34,35)と、画素形成領域(32,34,35)上に設けられた絶縁膜11と、画素形成領域(32,34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、活性領域形成層32よりも高不純物密度でn型の第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64と、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)とを備える。

【0012】
第1の実施形態に係る3出力電荷変調素子は、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に対し、図5に示すような、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに、図3(b)及び図4(b)に示したような、電荷が輸送される電位勾配を順次形成して、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64のいずれかに順次設定するように制御する。則ち、第1の実施形態に係る3出力電荷変調素子は、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う4つのゲートである第1の電界制御電極対(41a,41b),第2の電界制御電極対(42a,42b),第3の電界制御電極対(43a,43b),第4の電界制御電極対(44a,44b)によって、受光領域で発生した光電子を、H型を構成する電荷移動経路に沿って、H字の左右の方向、上下の方向に電界制御により高速に移動させて、電荷変調を行う。

【0013】
図1の平面図から分かるように、第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64の配置トポロジーは、受光領域の中心位置に関して2回回転対称である。別の見方をすれば、第1の電荷蓄積領域61及び第4の電荷蓄積領域64の配置トポロジーは、第2の電荷蓄積領域62及び第3の電荷蓄積領域63の配置トポロジーと、受光領域の中心位置を通る水平線に関して鏡像対称である。
図1に示した第1の電荷蓄積領域61、第2の電荷蓄積領域62及び第3の電荷蓄積領域63のそれぞれは、図2(a)、図3(a)及び図4(a)等に示した表面埋込領域35中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読み出し領域として機能し、第4の電荷蓄積領域64は、背景光により表面埋込領域35中で発生した暗電流成分としての電荷を排出する電荷排出領域として機能する。なお、図3(a)では、第1の電荷蓄積領域61及び第2の電荷蓄積領域62の下方には、上方から見た平面パターンがキャパシタ形成領域25と一致するように、第1ブロック層36及び第2ブロック37が示されている。第1ブロック層36及び第2ブロック37は、第1の実施の形態に係る3出力電荷変調素子への到来光の波長が長い場合において、活性領域形成層32の深い位置発生した電子が表面に拡散によって戻ってくる状況において、その一部が、第1の電荷蓄積領域61及び第2の電荷蓄積領域62に取り込まれるのをブロックすることを目的とする半導体領域である。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、信号電荷の第1の電荷蓄積領域61及び第2の電荷蓄積領域62への輸送時の変調特性に対する、活性領域形成層32の深い位置発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。しかしながら、使用する光の波長が可視光や紫外光の場合、或いは活性領域形成層32の深い位置発生した電子が表面に拡散が問題とならない場合等、使用目的によっては、第1ブロック層36及び第2ブロック37は省略してもよい。又、製造工程の簡略化のためには、第1ブロック層36及び第2ブロック37はない方が好ましいので、第1ブロック層36及び第2ブロック37は必須の領域ではない。

【0014】
図2(a)、図3(a)及び図4(a)等に示すように、絶縁膜11の上方に遮蔽板51が更に備えられている。この遮蔽板51の開口部を介して、画素形成領域(32,34,35)の中央部に受光領域の平面パターンが定義され、この受光領域に対し選択的に光が照射される。

【0015】
図1の平面図においては、画素形成領域(32,34,35)の中央部に、遮蔽板51の開口部としての受光領域が定義されているが、この受光領域中に水平方向(x-方向)に電荷移動経路が設定される。この水平方向の電荷移動経路をH字の中棒とし、この中棒の両端のそれぞれにおいて、水平方向の電荷移動経路に直交する垂直方向(y-方向)に沿った電荷移動経路が設定されるので、図1の平面図では、H型の電荷移動経路が定義される。そして、H型の4つの端部にそれぞれ、第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64が接続される。

【0016】
図1に示すように、平面パターン上、左側の垂直方向の電荷移動経路を挟むように、画素形成領域(32,34,35)上に絶縁膜11(図3参照。)を介して、左側の垂直方向の電荷移動経路の上部側に、一対の第2の電界制御電極42a,42bが配置されている。更に、第1の電荷蓄積領域61と第2の電荷蓄積領域62の間に定義された左側の電荷移動経路の下部側に、第2の電界制御電極42a,42bのそれぞれと離間して、それぞれに隣接して配置され、且つ、左側の電荷移動経路と直交する方向に沿って、平面パターン上、垂直方向の電荷移動経路を挟むように、画素形成領域(32,34,35)上に絶縁膜11を介して、一対の第1の電界制御電極41a,41bとを備える。

【0017】
図1に示した平面パターン上、右側の垂直方向の電荷移動経路を挟むように、画素形成領域(32,34,35)上に絶縁膜11を介して、右側の垂直方向の電荷移動経路の上部側に、一対の第3の電界制御電極43a,43bが配置されている。更に、第3の電荷蓄積領域63と第4の電荷蓄積領域64の間に定義された右側の電荷移動経路に沿って、右側の電荷移動経路の下部側に、第3の電界制御電極43a,43bのそれぞれと離間して、それぞれに隣接して配置され、且つ、右側の電荷移動経路と直交する方向に沿って、平面パターン上、垂直方向の電荷移動経路を挟むように、画素形成領域(32,34,35)上に絶縁膜11を介して、一対の第4の電界制御電極44a,44bとを備える。第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に対し、互いに異なる電界制御電圧をそれぞれ印加し、電荷移動経路の空乏化電位を変化させることにより、画素形成領域(32,34,35)中を輸送される信号電荷の移動方向が順次制御される。

【0018】
更に、水平方向の電荷移動経路に着目すると、この水平方向の電荷移動経路を挟むように、水平方向の電荷移動経路の右側に第3の電界制御電極43aと第4の電界制御電極44bとが対をなして配置されている。更に水平方向の電荷移動経路に沿って、水平方向の電荷移動経路の左側に、対をなす第3の電界制御電極43aと第4の電界制御電極44bのそれぞれと離間して、それぞれに隣接して配置され、且つ、水平方向の電荷移動経路と直交する方向に沿って、平面パターン上、水平方向の電荷移動経路を挟むように、第1の電界制御電極41aと第2の電界制御電極42bとが対をなして配置されている。

【0019】
先ず、図1の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、H字の中棒に沿って、図1の左方向に移動させ、更に第1の電界制御電極対(41a,41b)の間を通過する電荷移動経路に移動させる場合は、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に低い電圧である第2電界制御パルスG2,第3電界制御パルスG3及び第4電界制御パルスGDをそれぞれ与え、第3の電界制御電極対(43a,43b)に高い電圧である第3電界制御パルスG3を与える。

【0020】
第1の電界制御電極対(41a,41b)及び第2の電界制御電極対(42a,42b)に対し、互いに異なる電界制御電圧を第1電界制御パルスG1及び第2電界制御パルスG2によって、それぞれ印加し、電荷移動経路の空乏化電位を変化させることにより、図3(b)に破線と実線で示したような方向の異なる電位勾配が形成されて、画素形成領域(32,34,35)中を輸送される信号電荷の移動方向が順次、制御される。第1の電界制御電極対(41a,41b)の間を通過する電荷移動経路を経由して、第1の電荷蓄積領域61に電荷を移動させるためには、図3(b)に破線で示したような電位勾配を形成すればよい。一方、 第2の電界制御電極対(42a,42b)の間を通過する電荷移動経路を経由して、第2の電荷蓄積領域62に電荷を移動させるためには、図3(b)に実線で示したような電位勾配を形成すればよい。

【0021】
空乏化電位を効率良く変化させるため、図2(a)の断面図に示すように、対をなす第1の電界制御電極41a,41bの直下の部分の絶縁膜11の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図示を省略しているが、対をなす第2の電界制御電極42a,42b、対をなす第3の電界制御電極43a,43b及び対をなす第4の電界制御電極44a,44bのそれぞれの直下の部分の絶縁膜11の厚さも他の部分より薄く設定され、同様にゲート絶縁膜として機能している。
同様に、図1の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、H字の中棒に沿って、図1の右方向に移動させ、更に第3の電界制御電極対(43a,43b)の間を通過する電荷移動経路に移動させる場合は、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)及び第4の電界制御電極対(44a,44b)にそれぞれ低い電圧である第1電界制御パルスG1,第2電界制御パルスG2及び第4電界制御パルスGDをそれぞれ与え、第3の電界制御電極対(43a,43b)に高い電圧である第3電界制御パルスG3を与えて、図4(b)の破線で示したような電位勾配を形成する。

【0022】
図2(a)、図3(a)及び図4(a)の断面図に示すとおり、図1に示した画素形成領域(32,34,35)は、p型の半導体からなる活性領域形成層32と、活性領域形成層32の上部の一部に設けられた、n型の表面埋込領域35とを備え、表面埋込領域35中の多数キャリアである電子が、信号電荷として表面埋込領域35中を輸送される。電荷移動経路として機能する表面埋込領域35の表面に接して、p型のピニング層34が設けられている。図2(a)、図3(a)及び図4(a)の断面図に示すとおり、第1の実施形態に係る3出力電荷変調素子の断面構造は、3層構造の画素形成領域(32,34,35)が、更にp型の半導体基板31上に形成されているので、実際は4層構造である。

【0023】
図2(a)、図3(a)及び図4(a)の断面図では、活性領域形成層32が、p型の半導体基板31上にエピタキシャル成長等により堆積された構造を例示しているが、活性領域形成層32はn型の半導体基板31上に設けられていても構わない。更に、活性領域形成層32と半導体基板31との間等に他の層を含んで、5層以上の構造としても構わない。ピニング層34において、信号電荷と反対導電型のキャリアである正孔(ホール)の密度が、電荷移動経路の空乏化電位の変化と共に、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に印加される電圧によって変化する。

【0024】
図1の平面図では絶縁膜11が図示されていないが、 図2(a)の断面図に示すとおり、一対の第1の電界制御電極41a,41bは、絶縁膜11を介して、電荷移動経路として機能する表面埋込領域35を挟むように、信号電荷の輸送方向と直交する方向に沿って、半導体領域(32,34,35)上に配列されていることが理解できる。又、第2の電界制御電極42a,42b側の断面構造の図示を省略しているが、 図2(a)の断面図と同様に、一対の第2の電界制御電極42a,42bも、電荷移動経路として機能する表面埋込領域35を挟むようにして、絶縁膜11を介して半導体領域(32,34,35)上に配列されている。

【0025】
図1の平面図には矩形の二点鎖線で遮蔽板51の開口部であるアパーチャを示したが、図2(a)及び図3(b)に示す断面図は、受光領域から外れた位置での断面に対応するので、電荷移動経路の上の全面を遮蔽板51が覆っている構造を示している。図1の平面図において、矩形の二点鎖線によってが示すアパーチャの内部の直下に位置するp型の活性領域形成層32の一部と、n型の表面埋込領域35の一部とが、埋込フォトダイオード領域を構成している。図1では、このアパーチャ直下の受光領域として機能する埋込フォトダイオード領域を取り巻くように、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)が配置され、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に加える電位を変化させたとき、表面埋込領域35の空乏化電位を電荷移動経路を形成するように、変化させることができる。

【0026】
図3(a)に示すように、第1の電荷読み出し領域61には、第1の信号読み出しトランジスタ(増幅トランジスタ)T1ijbのゲート電極が、絶縁膜11中に設けられたコンタクト窓を介して接続される。第1の信号読み出しトランジスタ(増幅トランジスタ)T1ijbのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第1のスイッチングトランジスタT1ijbのドレイン電極に接続されている。画素選択用の第1のスイッチングトランジスタT1ijbのソース電極は、垂直信号線Bjbに接続され、ゲート電極には水平ラインの選択用制御信号SL(i)が、図9に示した垂直シフトレジスタ23から与えられる。選択用制御信号SL(i)をハイ(H)レベルにすることにより、第1のスイッチングトランジスタT1ijbが導通し、第1の信号読み出しトランジスタT1ijbで増幅された第1の電荷読み出し領域61の電位に対応する電流が垂直信号線Bjbに流れる。更に、第1の電荷読み出し領域61には、第1のリセットトランジスタT1ijbのソース電極が接続されている。第1のリセットトランジスタT1ijbのドレイン電極は電源VDDに接続され、第1のリセットトランジスタT1ijbのゲート電極にはリセット信号RT1(i)が図9に示した垂直シフトレジスタ23から与えられる。リセット信号RT1(i)をハイ(H)レベルにして、第1のリセットトランジスタT1ijbが第1の電荷読み出し領域61に蓄積された電荷を吐き出し、第1の電荷読み出し領域61をリセットする。

【0027】
一方、第2の電荷読み出し領域62には、第2の信号読み出しトランジスタ(増幅トランジスタ)T2ijaのゲート電極が、絶縁膜11中に設けられたコンタクト窓を介して接続されている。第2の信号読み出しトランジスタ(増幅トランジスタ)T2ijaのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第2のスイッチングトランジスタT2ijaのドレイン電極に接続されている。画素選択用の第2のスイッチングトランジスタT2ijaのソース電極は、垂直信号線Bjaに接続され、ゲート電極には水平ラインの選択用制御信号SL(i)が、図9に示した垂直シフトレジスタ23から与えられる。選択用制御信号SL(i)をハイ(H)レベルにすることにより、第2のスイッチングトランジスタT2ijaが導通し、第2の信号読み出しトランジスタT2ijaで増幅された第2の電荷読み出し領域62の電位に対応する電流が垂直信号線Bjaに流れる。更に、第2の電荷読み出し領域62には、第2のリセットトランジスタT2ijaのソース電極が接続されている。第2のリセットトランジスタT2ijaのドレイン電極は電源VDDに接続され、第2のリセットトランジスタT2ijaのゲート電極にはリセット信号RT2(i)が与えられる。リセット信号RT2(i)をハイ(H)レベルにして、第2のリセットトランジスタT2ijaが第2の電荷読み出し領域62に蓄積された電荷を吐き出し、第2の電荷読み出し領域62をリセットする。
以下、図2に示した一対の第1の電界制御電極41a,41bに着目して、便宜上説明するが、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に与える電圧によって、受光領域で発生した電子の移動の制御を自在に行うためには、図2(b)に示したように、第1の電界制御電極対(41a,41b)、で挟まれた半導体領域の空乏化電位(埋め込みダイオード内の空乏化電位)が、第1の電界制御電極対(41a,41b)、に加える電圧によって大きく変動するように構成すればよい。これは、基板の濃度を低く設定し、表面のホールピニングのためのp+ピニング層34を比較的低不純物密度に選ぶことによって行える。

【0028】
図2(b)は、図2(a)の断面図の水平方向のIIB-IIB方向に沿って図った伝導帯の下端部(底部)のポテンシャル分布の、一対の第1の電界制御電極41a,41bに印加される電圧による変化を示し、図2(c)は、図2(a)の断面図の水平方向のIIC-IIC方向に沿って図った荷電子帯の上端部(頂上)のポテンシャル分布の、一対の第1の電界制御電極41a,41bに印加される電圧による変化を示す。埋込フォトダイオード領域の面積、表面埋込領域35、表面のp+ピニング層34の不純物密度によっても変わるが、一対の第1の電界制御電極41a,41bに、低い、或いは負電圧(第1電位レベルLの電圧)を加えたときは、図2(b)の波線で示すように電子に対する電位井戸が浅く、一対の第1の電界制御電極41a,41bに高い電圧(第2電位レベルHの電圧)を与えたとき、図2(b)の実線で示すように電子に対する電位井戸が深くなる。一方、図2(c)に示すように、一対の第1の電界制御電極41a,41bに、低い、或いは負電圧(第1電位レベルLの電圧)を加えたときは、図2(c)の波線で示すように正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)がたまるが、一対の第1の電界制御電極41a,41bに高い電圧(第2電位レベルHの電圧)を与えたとき、図2(c)の実線で示すように正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。このため、表面埋込領域35の空乏化電位を一対の第1の電界制御電極41a,41bの電圧で大きく変化させるには、表面のp+ピニング層34のアクセプタの不純物密度の設定が重要である。

【0029】
つまり、この領域では、もし一対の第1の電界制御電極41a,41bの電圧が低い、或いは小さい負電圧を加えた状況では、表面のp+ピニング層34の正孔(ホール)密度は、ほぼp+ピニング層34を形成するアクセプタの不純物密度と同程度となっているが、一対の第1の電界制御電極41a,41bに非常に高い電圧を加えると、p+ピニング層34内の正孔(ホール)密度が低下して空乏化した状態になることによって、電位が上昇する。よって、図2(b)に示す伝導帯の下端部の電位井戸の深さΔVwellを大きくするためには、図2(c)に示す荷電子帯の上端部のポテンシャル分布の、特に中央部の電位が大きく変化することが必要になる。もし表面のp+ピニング層34の不純物密度が非常に高い場合(例えば、不純物密度で1019cm-3以上)、この領域が空乏化することはなく中央部のp+ピニング層34の電位は、一対の第1の電界制御電極41a,41bに加える電界制御電圧を変化させても基板電位にほぼ固定され、変化しなくなる。そのような場合には、ΔVwellは小さい変化に留まる。

【0030】
一方、表面のp+ピニング層34は、図4(a)に示すようにアパーチャ直下の受光領域を含む広い範囲にまで延在しており、p+ピニング層34の不純物密度は、埋込フォトダイオード領域としての暗電流の低減のためにはできる限り高くすることが望ましい。暗電流の発生要因として、シリコンとシリコン酸化膜の界面トラップの準位による発生・再結合電流Jdがあるが、これは、表面のp+ピニング層34の正孔(ホール)密度をpとして、次式で与えられる。

【0031】

d = S0i2/p ……(1)

ここで、S0は、発生速度を表す定数、niは、真性半導体キャリア不純物密度である。則ち、式(1)に示すように、界面トラップの準位による発生・再結合電流Jdは、表面のp+ピニング層34の正孔(ホール)密度に反比例する。

【0032】
したがって、低暗電流化と、一対の第1の電界制御電極41a,41bによる空乏化電位の大きな変化を共に得るためには、表面のp+ピニング層34の正孔(ホール)密度を最適に選択する必要があり、これはおよそ1017cm-3オーダの後半から1018cm-3オーダの前半あたりにあると考えられる。又、空乏化電位の変化は、表面のp+ピニング層34の厚みも関係し、およそ0.1μm程度とすることが望ましい。これは、一対の第1の電界制御電極41a,41bに加えた電圧の変化によって、p+ピニング層34内のキャリア密度が大きく変化できるかどうかが目安になる。

【0033】
既に述べたとおり、絶縁膜11は、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)の直下の部分の厚さが他の部分より薄く設定され、いわゆる「ゲート絶縁膜」として機能する誘電体膜であるが、ゲート絶縁膜として機能する部分の絶縁膜の材料としては、シリコン酸化膜(SiO2膜)が好適であるが、シリコン酸化膜(SiO2膜)以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ(MISトランジスタ)の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜(SiO2膜)/シリコン窒化膜(Si34膜)/シリコン酸化膜(SiO2膜)の3層積層膜からなるONO膜でもよい。更に、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。

【0034】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)を囲むように、層間絶縁膜を選択的に構成して、絶縁膜11を段差形状を有する2層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)を囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜11を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。

【0035】
絶縁膜11のゲート絶縁膜の部分をシリコン酸化膜を採用した場合、シリコン酸化膜をキャパシタ絶縁膜(誘電体膜)とする平行平板型キャパシタのキャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Qoxを検討してみる。則ち、平行平板型キャパシタの両端の電極間電圧Vと単位面積当たりのキャパシタンスCoxを用いて、キャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Qoxは、次式で求めることができる:

ox = CoxV ……(2)

例えば、絶縁膜11となるシリコン酸化膜の厚さが7nm、電圧差Vが3Vであるとすれば、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Qoxは、およそ1.5×10-6cm-2である。

【0036】
一方、p+ピニング層34のホールキャリア密度が1×1018cm-3、p+ピニング層34の厚みが0.1μmであり、その範囲でホール密度が均一であるとすれば、その電荷密度Qpinは、

pin=1.6×10-19×1018cm-3×0.1×10-4cm
=1.6×10-6cm-2

となって、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Qoxと同程度の値になる。これらはあくまで目安であり、p+ピニング層34は、絶縁膜11の直下のシリコン領域ではなく、平面パターン上、絶縁膜11の直下のシリコン領域に隣接する領域にあるので、一対の第1の電界制御電極41a,41bによって直接p+ピニング層34の正孔(ホール)密度がコントロールできるわけではない。しかし、平面パターン上、絶縁膜11の直下のシリコン領域の脇に位置する表面埋込領域35の電荷密度を変化させる能力が、一対の第1の電界制御電極41a,41bに備わっていると、表面埋込領域35の上のp+ピニング層34の正孔(ホール)密度を変化させることができ、条件によってはp+ピニング層34を空乏化することができる。

【0037】
以上のとおり、一対の第1の電界制御電極41a,41bに着目して、便宜上説明したが、一対の第2の電界制御電極42a,42bに印加される電圧によって、一対の第2の電界制御電極42a,42b側についても、図2(b)と同様に伝導帯の下端部(底部)のポテンシャル分布が変化し、図2(c)と同様に荷電子帯の上端部(頂上)のポテンシャル分布が変化する。則ち、図示を省略しているが、一対の第2の電界制御電極42a,42bについても、図2(b)及び図2(c)に示したと同様なポテンシャル分布が実現でき、一対の第1の電界制御電極41a,41bの場合と全く同様の説明が成り立つ。

【0038】
同様に、一対の第3の電界制御電極43a,43b側についても、図2(b)と同様に伝導帯の下端部(底部)のポテンシャル分布が変化し、図2(c)と同様に荷電子帯の上端部(頂上)のポテンシャル分布が変化する。又、一対の第4の電界制御電極44a,44b側についても、図2(b)と同様に伝導帯の下端部(底部)のポテンシャル分布が変化し、図2(c)と同様に荷電子帯の上端部(頂上)のポテンシャル分布が変化する。則ち、図示を省略しているが、一対の第3の電界制御電極43a,43b及び一対の第4の電界制御電極44a,44bについても、それぞれ、図2(b)及び図2(c)に示したと同様なポテンシャル分布が実現でき、一対の第1の電界制御電極41a,41bの場合と全く同様の説明が成り立つ。

【0039】
通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、第1の実施形態に係る3出力電荷変調素子のp+ピニング層34は、これらの従来周知の機能に留まらず、表面埋込領域35の空乏化電位を第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)の電圧で大きく変化させる作用をなす重要な層として機能している。

【0040】
図1に示す一対の第1の電界制御電極41a,41bと一対の第2の電界制御電極42a,42bに、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板51の開口部(アパーチャ)に入射した光で、埋込フォトダイオード領域で発生したキャリア(電子)を、一対の第1の電界制御電極41a,41b及び一対の第2の電界制御電極42a,42bに加える電界制御電圧によって、H字の左側の縦棒となる垂直方向に沿って、上下に振り分けるように高速に移動させる電荷変調素子等を実現することができる。同様に、図1に示す一対の第3の電界制御電極43a,43bと一対の第4の電界制御電極44a,44bに、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板51の開口部(アパーチャ)に入射した光で、埋込フォトダイオード領域で発生したキャリア(電子)を、一対の第3の電界制御電極43a,43b及び一対の第4の電界制御電極44a,44bに加える電界制御電圧によって、H字の右側の縦棒となる垂直方向に沿って、上下に振り分けるように高速に移動させることができる。

【0041】
則ち、 第1の実施形態に係る3出力電荷変調素子においては、 図1に示すように、H字の左側の縦棒となる垂直方向に沿った電荷移動経路の両端には、第1の電荷読み出し領域61と第2の電荷読み出し領域62が設けられているので、一対の第1の電界制御電極41a,41bと一対の第2の電界制御電極42a,42bに、それぞれ異なった第1及び第2電位レベルHのゲート電圧を加えることができるようにすることで、H字の中央に位置する埋込フォトダイオード領域で発生したキャリア(電子)を、左側に移動させた後、一対の第1の電界制御電極41a,41b及び一対の第2の電界制御電極42a,42bに加える電界制御電圧によって、H字の左側の縦棒となる垂直方向の上下に向かって、信号電荷を高速に振り分けて移動させるTOF距離センサの動作を実現することができる。又、H字の右側の縦棒となる垂直方向に沿った電荷移動経路の両端には、図1に示すように、第3の電荷読み出し領域63と電荷排出領域64が設けられているので、一対の第3の電界制御電極43a,43bと一対の第4の電界制御電極44a,44bに、それぞれ異なった第1及び第2電位レベルHのゲート電圧を加えることができるようにすることで、H字の中央に位置する埋込フォトダイオード領域で発生したキャリア(電子)を、右側に移動させた後、一対の第3の電界制御電極43a,43b及び一対の第4の電界制御電極44a,44bに加える電界制御電圧によって、H字の右側の縦棒となる垂直方向の上方向に向かって、信号電荷を高速に移動させ、H字の右側の縦棒となる垂直方向の下方向に向かって、背景光による暗電流成分となる電荷を排出することができる。

【0042】
則ち、一対の第1の電界制御電極41a,41bと一対の第2の電界制御電極42a,42bに、第1及び第2電位レベルHの電位のゲート電圧を与えることで、図3(b)に示したように第2の電荷読み出し領域62側へ下る電位傾斜を形成することができる。例えば、一対の第1の電界制御電極41a,41b=-2V(第1電位レベルLの電圧)、一対の第2の電界制御電極42a,42b=1V(第2電位レベルHの電圧)のときは、図3(b)の左側の第2の電荷読み出し領域62に輸送され、逆に、一対の第1の電界制御電極41a,41b=1V(第2電位レベルHの電圧)、一対の第2の電界制御電極42a,42b=-2V(第1電位レベルLの電圧)のときは、図3(b)に破線で示したように第1の電荷読み出し領域61側へ下る電位傾斜を形成することができ、発生した光電子は、図3(b)の右側の第1の電荷読み出し領域61に輸送される。

【0043】
図3(a)に示すように、第1の電荷読み出し領域61には、第1の信号読み出しトランジスタ(増幅トランジスタ)T1ijbのゲート電極が、接続されているので、第1の電荷読み出し領域61に輸送された電荷量に相当する電圧によって、第1の信号読み出しトランジスタ(増幅トランジスタ)T1ijbで増幅された出力が、第1のスイッチングトランジスタT1ijbを介して外部に出力される。同様に、第2の電荷読み出し領域62には、第2の信号読み出しトランジスタ(増幅トランジスタ)T2ijaのゲート電極が接続されているので、第2の電荷読み出し領域62に輸送された電荷量に相当する電圧によって、第2の信号読み出しトランジスタ(増幅トランジスタ)T2ijaで増幅された出力が、第2のスイッチングトランジスタT2ijaを介して外部に出力される。

【0044】
例えば、光飛行時間(TOF)距離センサへの応用においては、TOF距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間Tdを測定すればよい。則ち、TOF距離センサへの応用では、上記のように、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に、図5に示すようなそれぞれ互いに位相の異なる第1電界制御パルスG1,第2電界制御パルスG2,第3電界制御パルスG3,第4電界制御パルスGDを印加する動作を、図5に示すように、出力光の光パルスの繰り返し周期と同期して、周期的に繰り返して遅延時間Tdを測定する。則ち、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)及び第3の電界制御電極対(43a,43b)に印加する第1電界制御パルスG1,第2電界制御パルスG2,第3電界制御パルスG3のそれぞれのパルス幅を2倍した時間より短いパルス幅Tの光パルスを用いる。このパルス幅Tの光パルスを、第3電界制御パルスG3の第1電位レベルLから第2電位レベルHの電圧への遷移時、及び第2電界制御パルスG2の第2電位レベルHから第1電位レベルLの電圧への遷移時を含むように、図5に示すようなタイミングで受信すれば、光パルスが対象物で反射して戻ってくる往復時間による遅延時間Tdを求めることができる。光パルスの光源から対象物までの距離Lは、光パルスの往復時間により決まる遅延時間Tdが求められれば、遅延時間Tdの半分に光速をかけることで求めることができる。

【0045】
図5に示すように、第1の実施形態に係る3出力電荷変調素子は、比較的デューティの狭いパルス光を用いて動作させる。図5に示すように、到来光の光パルスを受けて、電荷変調素子で変調された電荷を蓄積する期間では、第1電界制御パルスG1,第2電界制御パルスG2,第3電界制御パルスG3,第4電界制御パルスGDからなる4つのゲート信号を図に示すように周期的に与えて動作させる。

【0046】
(a)第1電界制御パルスG1が第2電位レベルH、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスGDが第1電位レベルLの期間では、受光領域で生成された信号電荷は、第1の電荷蓄積領域61に転送される。
(b)第2電界制御パルスG2が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスGDが第1電位レベルLの期間では、受光領域で生成された信号電荷は、第2の電荷蓄積領域62に転送される。

【0047】
(c)第3電界制御パルスG3が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスGDが第1電位レベルLの期間では、受光領域で生成された信号電荷は、第3の電荷蓄積領域63に転送される。
(d)第4電界制御パルスGDが第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルLの期間では、受光領域で生成された信号電荷は、第4の電荷蓄積領域(電荷排出領域)64に排出される。
このとき、到来光の光パルスが図5に示したタイミングで到来すると、光電荷は、第2の電荷蓄積領域62と、第3の電荷蓄積領域63に転送される。第2の電荷蓄積領域62と第3の電荷蓄積領域63にたまる電荷をQ2,Q3とすると、

Q2=Iph(T-T)+I…………(3)
Q3=Iph+I …………(4)

で表される。

【0048】
ここで、Iphは、信号光パルスによる光電流、Iは、背景光による光電流、Tは、光のパルス幅、Tは、光の飛行時間による光パルスの遅延時間である。第1電界制御パルスG1が第2電位レベルH、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスGDが第1電位レベルLの期間では、光パルスが到来しないので、背景光のみによる信号が蓄積される。このとき、第1の電荷蓄積領域61にたまる電荷をQ1とすると、

Q1=I …………(5)

このQ1を使って、Q2及びQ3に含まれる背景光の影響をキャンセルしながら、光の飛行時間を推定することができる。則ち、式(3),(4),(5)より光の飛行時間は次式で表される:

=T(Q3-Q1)/(Q2+Q3-2Q1)…………(6)

なお、第4電界制御パルスGDが第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルLの期間では、背景光により光電荷が発生するが、その光電荷は、第4の電荷蓄積領域(電荷排出領域)64に排出されるので、このような短いデューティに光パルスを用いて、光のエネルギーを第2電界制御パルスG2が第2電位レベルH、第3電界制御パルスG3が第2電位レベルHの期間に集中させることで、背景光に対する影響を軽減する。更に、キャンセル処理で、背景光の成分をキャンセルする。これにより、背景光に対する耐性の高い光飛行時間計測を行う。

【0049】
図6は、第1の実施形態に係る3出力電荷変調素子を用いて、出力光のパルス幅Tの2倍の遅延時間に対応する距離を図る場合の動作タイミングを示す。この場合、出力光のパルス幅Tとゲート信号第1電界制御パルスG1、第2電界制御パルスG2、第3電界制御パルスG3の幅は同じとする。出力光パルスに対して、受信した到来光パルスの遅延時間(光飛行時間)が、図6の第1の到来光に対応する遅延時間Tの場合には、Q1,Q2,Q3は、以下のようになる:

Q1=Iph(T-T)+I…………(7)
Q2=Iph+I …………(8)
Q3=I …………(9)

これらより、第1の到来光に対応する遅延時間Tは次式で求めることができる:

=T(Q2-Q3)/(Q1+Q2-2Q3)………(10)

出力光パルスに対して、受信した到来光パルスの遅延時間(光飛行時間)が、図6の第2の到来光に対応する遅延時間Td2の場合には、第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63の電荷、Q1,Q2,Q3は以下のようになる:

Q1=I …………(11)
Q2=Iph(2T-Td2)+I…………(12)
Q3=Iph(Td2-T0)+I…………(13)

これらより、第2の到来光に対応する遅延時間Td2は次式で求めることができる:

d2=T+T(Q3-Q1)/(Q2+Q3-2Q1)…(14)

光パルスの飛行時間が出力光のパルス幅Tより大きいかは、Q1とQ3を比較することで分かる。則ち、光パルスの飛行時間は、Q1>Q3ならば、式(10)を、Q1≦Q3ならば、式(14)を使って計算する。

【0050】
図7及び図8は、第1の実施形態に係る3出力電荷変調素子の精度(線形性)と分解能の測定結果である。図7が、背景光がない場合の結果、図8が3000ルックスの背景光もとで、背景光キャンセル処理を行ったときの距離分解能である。図8に示すように、背景光がある場合には、距離分解能は、光ショットノイズのために、やや悪くなるが、約1.8mに対して3cm未満の分解能を得ている。

【0051】
以上のように、第1の実施形態に係る3出力電荷変調素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷移動経路に直交する)の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。則ち、第1の実施形態に係る3出力電荷変調素子をTOF距離センサに応用すると、従来の埋め込みフォトダイオードを用いたCMOS型TOF距離画像センサに比べて、電荷移動経路のトポロジーをH型にして、電荷移動経路の長さを長くとることができるので、図1に二点鎖線で示したアパーチャの実質的な開口率が向上して、高感度化が図れる。

【0052】
更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第1の実施形態に係る3出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0053】
又、第1の実施形態に係る3出力電荷変調素子によれば、H型の電荷移動経路の3つの端部に位置する第1の電荷読み出し領域61、第2の電荷読み出し領域62及び第3の電荷読み出し領域63に対し、信号電荷を順次、高速に振り分けて輸送し、H型の電荷移動経路の4番目の端部に位置する電荷排出領域64に、背景光に依拠した暗電流の成分となる電荷を排出することができるので、TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第1の実施形態に係る3出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0054】
-固体撮像装置-
第1の実施形態に係る3出力電荷変調素子は、固体撮像素子(光飛行時間距離画像センサ)の能動画素Xijに適用可能であり、固体撮像素子の能動画素Xijに適用することにより、各能動画素Xijの内部において、高速の信号電荷の転送が可能になる。
図9は、第1の実施形態に係る3出力電荷変調素子を、図10に示したように、複数個マトリクス状に配置した集積化構造を能動画素Xijとし、この能動画素Xijを更にマトリクス状複数個配列した固体撮像素子の構成例である。能動画素Xijの1画素内には、図1に例示的に構造を示した3出力電荷変調素子を必要な個数マトリクス状に並べて並列に接続し、必要な感度を確保している。図10では、図1の構造をした3出力電荷変調素子を3×4=12個含んでいる。

【0055】
12個の3出力電荷変調素子のそれぞれの内部において、埋込フォトダイオード構造を用いて、電荷移動経路の方向と直交する方向に、横方向電界制御型(LEF)電荷変調ドライバ24から出力される第1電界制御パルスG1,第2電界制御パルスG2,第3電界制御パルスG3,第4電界制御パルスGDを、それぞれ互いに異なる位相関係で、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に順次印加することにより、横方向の電界による静電誘導効果によって、電荷移動経路の空乏化電位を順次変化させ、信号電荷を選択された電荷移動経路中を高速に輸送して、順次、第1の電荷蓄積領域61、第2の電荷蓄積領域62及び第3の電荷蓄積領域63に蓄積し、暗電流成分を第4の電荷蓄積領域64に排出することができる。

【0056】
図10に示すように、12個の3出力電荷変調素子のそれぞれの出力端子となる第1の電荷蓄積領域61、第2の電荷蓄積領域62及び第3の電荷蓄積領域63は、能動画素Xijの画素内で、電荷をためるためのキャパシタCと、ソースフォロワアンプのゲートに接続され、アクティブピクセル型の回路により、信号が周辺の読み出し回路に読み出される。
なお、図10に示すように、12個の3出力電荷変調素子のそれぞれの第1の電荷蓄積領域61、第2の電荷蓄積領域62及び第3の電荷蓄積領域63のノードには、リセット用のトランジスタも接続され、読み出した後、12個の3出力電荷変調素子のそれぞれの第1の電荷蓄積領域61、第2の電荷蓄積領域62及び第3の電荷蓄積領域63の電荷をリセットする。この動作は、ノイズキャンセルにも利用する。図9では、第1の電荷蓄積領域61、第2の電荷蓄積領域62及び第3の電荷蓄積領域63のノードにトランジスタを介して別のキャパシタ2Cも接続できるようになっており、蓄積できる電荷の量を調整することができる。

【0057】
本発明の第1の実施形態に係る固体撮像装置(光飛行時間距離画像センサ)は、図9に示すように、画素アレイ部と周辺回路部(21,22,23,24)とを同一半導体チップ上に配置し、集積化している。画素アレイ部には、2次元マトリクス状に図10に示した能動画素Xij(i=1~n;j=1~m:n,mはそれぞれ整数である。)が多数配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部の下辺部には、図9において水平方向に示した画素行X11,12,13,……X1m;X21,22,23,……X2m;X31,32,33,……X3m;……Xn1,n2,n3,……Xnm方向に沿ってカラム並列折り返し積分/巡回型A/D変換器22と、このカラム並列折り返し積分/巡回型A/D変換器22に接続される水平シフトレジスタ21が設けられている。画素アレイ部の左辺部には、図9において垂直方向に示した画素列X11,X21,31,……,Xn1;X12,X22,32,……,Xn2;X13,X23,33,……,Xn3;……;X1m,X2m,3m,……,Xnm方向に沿って垂直シフトレジスタ23が設けられている。垂直シフトレジスタ23及び水平シフトレジスタ21には、図示を省略したタイミング発生回路が接続されている。第1の実施形態に係る固体撮像素子では、画素アレイ部の下辺部に設けられたカラム並列折り返し積分/巡回型A/D変換器22に信号を読み出してA/D変換を行い、更にノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部(リセットノイズ)がキャンセルされた信号を求める。

【0058】
図11は、第1の実施形態に係る固体撮像装置による距離画像の撮像例を示している。図11(a)が、式(6)により、能動画素Xij内での背景成分のキャンセル処理(3つの信号を利用)を用いた場合、図11(b)は能動画素Xij内の背景成分のキャンセル処理は行わず、2つの連続したフレームを用いて、一方のフレームでは信号光を消灯し、背景成分だけを読み出し、フレーム間の信号の差分で背景成分をキャンセルした結果である。
図11は、壁の手前約50cmのところで、手を上下にゆっくりとふったときの距離画像であるが、図11(a)に示すように、能動画素Xij内でのキャンセルを用いた場合には、正しく手の形が計測されているが、図11(b)に示すように、フレーム間差分を用いた場合は、壁の部分に大きな偽の距離画像が現れていることが分かる。このように、第1の実施形態に係る固体撮像装置の能動画素Xij内での背景成分のキャンセル処理は、動きのある対象物に対して、精度よく距離画像が計測できることが分かる。

【0059】
既に説明したとおり、第1の実施形態に係る固体撮像装置においては、第1の実施形態に係る3出力電荷変調素子の複数個を集積化して能動画素Xijとして用いているので、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(半導体基板の表面に垂直方向)に制御する方式の単位画素で構成した場合に比し、各能動画素Xijが横方向(半導体基板の表面に平行で電荷転送方向に直交する方向)の静電誘導効果による電界制御を用いているので、各能動画素Xijを構成する12個の3出力電荷変調素子のそれぞれ内部において、電荷移動経路に沿った長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。

【0060】
更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する方式の単位画素を用いた構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第1の実施形態に係る固体撮像装置によれば、各能動画素Xijを構成する12個の3出力電荷変調素子のそれぞれが、横方向の静電誘導効果による電界制御を用いているので、各能動画素Xijを構成する12個の3出力電荷変調素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。

【0061】
又、第1の実施形態に係る固体撮像装置によれば、各能動画素Xijを構成する12個の3出力電荷変調素子のそれぞれのH型の電荷移動経路の3つの端部に位置する第1の電荷読み出し領域61、第2の電荷読み出し領域62及び第3の電荷読み出し領域63に対し、信号電荷を順次に、高速に転送することができるので、2次元TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を撮像することができる。例えば、第1の実施形態に係る固体撮像装置は、蛍光体の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より精度の高い2次元画像を撮像できる。

【0062】
(第1の実施形態の変形例)
図12に示すように、本発明の第1の実施形態の変形例に係る3出力電荷変調素子は、図1~図4に示した構造と同様に、p型の半導体からなる活性領域形成層、活性領域形成層の上部の一部に設けられたn型の表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p型のピニング層34を含む画素形成領域(34,35)と、画素形成領域(34,35)上に設けられた絶縁膜と、画素形成領域(34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、活性領域形成層よりも高不純物密度でn型の第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64と、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)とを備える。

【0063】
図12の平面図から分かるように、第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64の配置トポロジーは、受光領域の中心位置に関して2回回転対称である。
図12に対応する断面図の図示を省略しているが、第1の実施形態の変形例に係る3出力電荷変調素子の断面構造は、図2(a)、図3(a)及び図4(a)の断面図に示した構造と同様に、p型の半導体からなる活性領域形成層と、活性領域形成層の上部の一部に設けられたn型の表面埋込領域35と、表面埋込領域35の表面に接して設けられたp型のピニング層34とを備えているので、実際には、第1の実施形態の変形例に係る3出力電荷変調素子の画素形成領域(34,35)の断面構造は、活性領域形成層を含む3層構造であり、活性領域形成層の下のp基板を含めると4層構造であり、ピニング層34の上には絶縁膜が形成されている。
図12に示すように、本発明の第1の実施形態の変形例に係る3出力電荷変調素子は、受光領域を囲む周辺部に、活性領域形成層よりも高不純物密度でn型の電荷排出補助領域65a,65b,65c,65dが、互いに離間して設けられている点が、図1に示した構造と異なる特徴である。

【0064】
第1の実施形態の変形例に係る3出力電荷変調素子は、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に対し、図5に示したタイミング図と同様な、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を順次形成して、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷蓄積領域61、第2の電荷蓄積領域62、第3の電荷蓄積領域63及び第4の電荷蓄積領域64のいずれかに順次設定するように制御する動作は、図1~図4等に示した第1の実施形態に係る3出力電荷変調素子と同様である。

【0065】
但し、図12に示すように受光領域を囲む周辺部に電荷排出補助領域65a,65b,65c,65dを設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第1の電界制御電極対(41a,41b)に印加することにより、第1の電荷排出補助領域65a及び第4の電荷排出補助領域65dに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0066】
図2(c)に示したのと同様に、一対の第1の電界制御電極41a,41bに、第1電位レベルLの電圧を加えたときは、波線で示すように荷電子帯の上端部(頂上)のポテンシャル分布の正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)がたまるが、一対の第1の電界制御電極41a,41bに第2電位レベルHの電圧を与えたとき、実線で示すように正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。図示を省略しているが、更に大きな第3電位レベルVの電圧を与えたときは、正孔(ホール)に対する電位井戸が更に浅くなる。一方、図2(b)に示したのと同様に、一対の第1の電界制御電極41a,41bが第1電位レベルLの電圧又は第2電位レベルHの電圧のときには、伝導帯の下端部(底部)のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第3電位レベルVの電圧を加えたときには、そのバリアがなくなって、第1の電荷排出補助領域65a及び第4の電荷排出補助領域65dに電荷が排出される。

【0067】
同様に、第3電位レベルVの電荷排出パルスを第2の電界制御電極対(42a,42b)に印加することにより、第1の電荷排出補助領域65a及び第2の電荷排出補助領域65bに暗電流成分となる電荷を排出することができ、第3電位レベルVの電荷排出パルスを第3の電界制御電極対(43a,43b)に印加することにより、第2の電荷排出補助領域65b及び第3の電荷排出補助領域65cに暗電流成分となる電荷を排出することができ、第3電位レベルVの電荷排出パルスを第4の電界制御電極対(44a,44b)に印加することにより、第3の電荷排出補助領域65c及び第4の電荷排出補助領域65dに暗電流成分となる電荷を排出することができる。例えば、電荷移動経路を設定する際に用いる第1電位レベルLの電圧を-1V,第2電位レベルHの電圧を1.8Vとした場合に、電荷排出パルスとしての第3電位レベルVの電圧を3.5V程度に設定すればよい。

【0068】
他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う4つのゲートである第1の電界制御電極対(41a,41b),第2の電界制御電極対(42a,42b),第3の電界制御電極対(43a,43b),第4の電界制御電極対(44a,44b)によって、受光領域で発生した光電子を、H型を構成する電荷移動経路に沿って、H字の中棒に沿った左右の方向、H字の両側の棒に沿った上下の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図1~図4等に示した第1の実施形態に係る3出力電荷変調素子と同様である。

【0069】
先ず、図12の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、H字の中棒に沿って、図12の左方向に移動させ、更に第2の電界制御電極対(42a,42b)の間を通過する電荷移動経路に移動させる場合は、第1の電界制御電極対(41a,41b)、第3の電界制御電極対(43a,43b)及び第4の電界制御電極対(44a,44b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第3電界制御パルスG3及び第4電界制御パルスGDをそれぞれ与え、第2の電界制御電極対(42a,42b)に第2電位レベルH=1.8Vの第2電界制御パルスG2を与えれば、図12の断面XIV-XIV方向(X座標方向)に沿って、図14に破線で示したような左下がりの電位勾配が形成される。図14に破線で示した電位勾配に対応する、画素形成領域(34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図15に示す。

【0070】
一方、受光領域で発生した電子を、H字の中棒に沿って、図12の右方向に移動させ、更に第4の電界制御電極対(44a,44b)の間を通過する電荷移動経路に移動させる場合は、第1の電界制御電極対(41a,41b)、第2の電界制御電極対(42a,42b)及び第3の電界制御電極対(43a,43b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与え、第4の電界制御電極対(44a,44b)に第2電位レベルH=1.8Vの第4電界制御パルスGDを与えれば、図12の断面XIV-XIV方向に沿って、図14に実線で示したような右下がりの電位勾配が形成される。図14に実線で示した電位勾配に対応する、画素形成領域(34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図15に示す。

【0071】
なお、図12の第1の電界制御電極対(41a,41b)及び第4の電界制御電極対(44a,44b)に第1電位レベルL=-1Vの第1電界制御パルスG1及び第4電界制御パルスGDをそれぞれ与え、第2の電界制御電極対(42a,42b)又は第3の電界制御電極対(43a,43b)に第2電位レベルH=1.8Vの第2電界制御パルスG2又は第3電界制御パルスG3を与えた場合において、図12の断面XIII-XIII方向(Y座標方向)に沿った電位勾配は、図13に破線で示したような右下がりのプロファイルになる。一方、図12の第2の電界制御電極対(42a,42b)及び第3の電界制御電極対(43a,43b)に第1電位レベルL=-1Vの第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与え、第1の電界制御電極対(41a,41b)又は第4の電界制御電極対(44a,44b)に第2電位レベルH=1.8Vの第1電界制御パルスG1又は第4電界制御パルスGDを与えた場合において、図12の断面XIII-XIII方向に沿った電位勾配は、図13に実線で示したような左下がりのプロファイルになる。

【0072】
(第2の実施形態)
図17に示すように、本発明の第2の実施形態に係る3出力電荷変調素子は、図1~図4に示した構造と同様に、p型の半導体からなる活性領域形成層、活性領域形成層の上部の一部に設けられたn型の表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p型のピニング層34を含む画素形成領域(34,35)と、画素形成領域(34,35)上に設けられた絶縁膜と、画素形成領域(34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、活性領域形成層よりも高不純物密度でn型の第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84と、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)とを備える。

【0073】
図17の平面図から分かるように、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84の配置トポロジーは、受光領域の中心位置に関して4回回転対称である。図17に示すように、本発明の第2の実施形態に係る3出力電荷変調素子は、更に、受光領域を囲む周辺部に、活性領域形成層よりも高不純物密度でn型の電荷排出補助領域85a,85b,85c,85dが、互いに離間して設けられている。
図17に対応する断面図の図示を省略しているが、第2の実施形態に係る3出力電荷変調素子の断面構造は、図2(a)、図3(a)及び図4(a)の断面図に示した構造と同様に、p型の半導体からなる活性領域形成層と、活性領域形成層の上部の一部に設けられたn型の表面埋込領域35と、表面埋込領域35の表面に接して設けられたp型のピニング層34とを備えているので、実際には、第2の実施形態に係る3出力電荷変調素子の画素形成領域(34,35)の断面構造は、活性領域形成層を含む3層構造であり、活性領域形成層の下のp基板を含めると4層構造である。そして、ピニング層34の上に絶縁膜が形成されている。

【0074】
第2の実施形態に係る3出力電荷変調素子は、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に対し、図5に示したタイミング図と同様な、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を順次形成して、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のいずれかに順次設定するように制御する。又、図17に示すように周辺部に電荷排出補助領域85a,85b,85c,85dを設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第1の電界制御電極対(91a,91b)に印加することにより、第1の電荷排出補助領域85a及び第4の電荷排出補助領域85dに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0075】
一対の第1の電界制御電極91a,91bに、第1電位レベルLの電圧を加えたときは、図2(c)の破線で示したのと同様に、荷電子帯の上端部(頂上)のポテンシャル分布の正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)がたまる。一対の第1の電界制御電極91a,91bに第2電位レベルHの電圧を与えたときは、図2(c)の実線で示したのと同様に、正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。図示を省略しているが、更に大きな第3電位レベルVの電圧を与えたときは、正孔(ホール)に対する電位井戸が更に浅くなる。一方、図2(b)に示したのと同様に、一対の第1の電界制御電極91a,91bが第1電位レベルLの電圧又は第2電位レベルHの電圧のときには、伝導帯の下端部(底部)のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第3電位レベルVの電圧を加えたときには、そのバリアがなくなって、第1の電荷排出補助領域85a及び第4の電荷排出補助領域85dに電荷が排出される。

【0076】
同様に、第3電位レベルVの電荷排出パルスを第2の電界制御電極対(92a,92b)に印加することにより、第1の電荷排出補助領域85a及び第2の電荷排出補助領域85bに暗電流成分となる電荷を排出することができ、第3電位レベルVの電荷排出パルスを第3の電界制御電極対(93a,93b)に印加することにより、第4の電荷排出補助領域85d及び第3の電荷排出補助領域85cに暗電流成分となる電荷を排出することができ、第3電位レベルVの電荷排出パルスを第4の電界制御電極対(94a,94b)に印加することにより、第3の電荷排出補助領域85c及び第2の電荷排出補助領域85bに暗電流成分となる電荷を排出することができる。例えば、電荷移動経路を設定する際に用いる第1電位レベルLの電圧を-1V,第2電位レベルHの電圧を1.3Vとした場合に、電荷排出パルスとしての第3電位レベルVの電圧を3V程度に設定すればよい。

【0077】
第2の実施形態に係る3出力電荷変調素子では、受光領域の中心で互いにクロスするX型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う4つのゲートである第1の電界制御電極対(91a,91b),第2の電界制御電極対(92a,92b),第3の電界制御電極対(93a,93b),第4の電界制御電極対(94a,94b)によって、受光領域で発生した光電子を、X型を構成する電荷移動経路に沿って、X字の4つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

【0078】
第2の実施形態に係る3出力電荷変調素子において、図17の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、X字をなす電荷移動経路に沿って、図17の左上方向に移動させ、第1の電界制御電極対(91a,91b)の間を通過させる場合は、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第2電界制御パルスG1,第3電界制御パルスG3及び第4電界制御パルスGDをそれぞれ与え、第1の電界制御電極対(91a,91b)に第2電位レベルH=1.3Vの第1電界制御パルスG1を与えれば、図17の断面XVII-XVII方向(左上がりの対角方向)に沿って、図19に破線で示したような左下がりの電位勾配が形成される。図19に破線で示した電位勾配に対応する、画素形成領域(34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図20に示す。

【0079】
一方、受光領域で発生した電子を、X字をなす電荷移動経路沿って、図17の右下方向に移動させ、第4の電界制御電極対(94a,94b)の間を通過させる場合は、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)及び第3の電界制御電極対(93a,93b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与え、第4の電界制御電極対(94a,94b)に第2電位レベルH=1.3Vの第4電界制御パルスGDを与えれば、図17の断面XVII-XVII方向に沿って、図19に実線で示したような右下がりの電位勾配が形成される。図19に実線で示した電位勾配に対応する、画素形成領域(34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図21に示す。

【0080】
なお、図17の第1の電界制御電極対(91a,91b)又は第4の電界制御電極対(94a,94b)に第2電位レベルH=1.3Vの第1電界制御パルスG1又は第4電界制御パルスGDをそれぞれ与え、第2の電界制御電極対(92a,92b)及び第3の電界制御電極対(93a,93b)に第1電位レベルL=-1Vの第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与えた場合において、図17の断面XIII-XIII方向(右上がり対角方向)に沿った電位勾配は、図18に示したような中央に浅い凹部を有する二瘤のプロファイルになる。

【0081】
以上のように、第2の実施形態に係る3出力電荷変調素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷移動経路の方向に直交する)の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。特に図15及び図16に示すH型の電荷移動経路の等電位線プロファイルに比して、図20及び図21に示すX型の電荷移動経路の等電位線プロファイルの場合の方が、4つの電荷蓄積領域(第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84)に向かう電荷移動経路の対称性が優れている。則ち、第2の実施形態に係る3出力電荷変調素子をTOF距離センサに応用すると、H型の電荷移動経路の場合に比してより正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いたCMOS型TOF距離画像センサに比しても、当然ながら、電荷移動経路のトポロジーを対称性の高いX型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。

【0082】
又、第1の実施形態に係る3出力電荷変調素子の特徴として述べたのと同様に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第2の実施形態に係る3出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0083】
又、第2の実施形態に係る3出力電荷変調素子によれば、X型の電荷移動経路の3つの端部に位置する第1の電荷読み出し領域61、第2の電荷読み出し領域62及び第3の電荷読み出し領域63に対し、信号電荷を順次、高速に振り分けて輸送し、X型の電荷移動経路の4番目の端部に位置する電荷排出領域64に、背景光に依拠した暗電流の成分となる電荷を排出することができるので、TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第2の実施形態に係る3出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0084】
(第3の実施形態)
図22、図23(a)及び図25(a)に示すように、本発明の第3の実施形態に係る4出力電荷変調素子は、p型の半導体からなる活性領域形成層32、活性領域形成層32の上部の一部に設けられたn型の表面埋込領域35及び表面埋込領域35の表面に接して設けられた、p型のピニング層34を含む画素形成領域(32,34,35)と、画素形成領域(32,34,35)上に設けられた絶縁膜11と、画素形成領域(32,34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、活性領域形成層32よりも高不純物密度でn型の第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84と、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)とを備える。図22の平面図から分かるように、4出力端子として機能する第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84の配置トポロジーは、受光領域の中心位置に関して4回回転対称である。

【0085】
第3の実施形態に係る4出力電荷変調素子の断面構造は、図23(a)及び図25(a)の断面図に示したように、p型の半導体からなる活性領域形成層32と、活性領域形成層32の上部の一部に設けられたn型の表面埋込領域35と、表面埋込領域35の表面に接して設けられたp型のピニング層34とを備えているので、実際には、第3の実施形態に係る4出力電荷変調素子の画素形成領域(32,34,35)の断面構造は、活性領域形成層32を含む3層構造であり、活性領域形成層32の下のp型の半導体基板31を含めると4層構造である。そして、ピニング層34の上に絶縁膜11が形成されている。

【0086】
図22に示すように、本発明の第3の実施形態に係る4出力電荷変調素子は、更に、受光領域を囲む周辺部に、活性領域形成層32よりも高不純物密度でn型の第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c,第4の電荷排出補助領域85dが、互いに離間して設けられている。第1の電界制御電極91bと第2の電界制御電極92aの間には、T字型に凸形状をなす第1の電荷排出補助領域85aの凸部が挿入され、凸部の先端は図23(a)に示すように、p型の活性領域形成層32を介してn型の表面埋込領域35に対向している。又、第2の電界制御電極92bと第4の電界制御電極95aの間には、T字型に凸形状をなす第2の電荷排出補助領域85bの凸部が挿入され、凸部の先端は活性領域形成層32を介して表面埋込領域35に対向している。更に、第4の電界制御電極95bと第3の電界制御電極93aの間には、T字型に凸形状をなす第3の電荷排出補助領域85cの凸部が挿入され、凸部の先端は図23(a)に示すように、p型の活性領域形成層32を介してn型の表面埋込領域35に対向している。第3の電界制御電極93bと第1の電界制御電極91aの間には、T字型に凸形状をなす第4の電荷排出補助領域85dの凸部が挿入され、凸部の先端は、活性領域形成層32を介して表面埋込領域35に対向している。

【0087】
更に、第1の電界制御電極91bと第2の電界制御電極92aの間には、背景光により受光領域に発生した暗電流による電荷をp型の活性領域形成層32をチャネル領域として、MOS構造によってチャネル領域の電位を制御して、表面埋込領域35から第1の電荷排出補助領域85aに転送する第1電荷転送ゲート電極96aが設けられている。更に、第2の電界制御電極92bと第4の電界制御電極95aの間には、受光領域に発生した暗電流による電荷を表面埋込領域35から第2の電荷排出補助領域85bに転送する第2電荷転送ゲート電極96bが設けられ、第4の電界制御電極95bと第3の電界制御電極93aの間には、暗電流による電荷を第3の電荷排出補助領域85cに転送する第3電荷転送ゲート電極96cが設けられ、第3の電界制御電極93bと第1の電界制御電極91aの間には、暗電流による電荷を第4の電荷排出補助領域85dに転送する第4電荷転送ゲート電極96dが設けられている。

【0088】
第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のいずれかにX型をなす4方向に向かう電荷移動経路のいずれかに沿って、電荷を輸送する際には、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに第1電位レベルLDの電圧の電荷排出制御パルスGDを印加して、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれの直下のp型の活性領域形成層32の表面に、図23(b)の実線で示すような電位障壁を形成しておく。

【0089】
具体的に、第1の電界制御電極対(91a,91b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第3電界制御パルスG3及び第4電界制御パルスGDをそれぞれ与え、第2の電界制御電極対(92a,92b)に第2電位レベルH=1.8Vの第2電界制御パルスG2を与え、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した場合は、図23(b)の実線は、図24の破線で示したような中央に浅い凹部を有する右下がりの二瘤のプロファイルになる。一方、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第4電界制御パルスG4をそれぞれ与え、第3の電界制御電極対(93a,93b)に第2電位レベルH=1.8Vの第3電界制御パルスG3を与え、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した場合は、図23(b)の実線は、図24の実線で示したような中央に浅い凹部を有する左下がりの二瘤のプロファイルになる。

【0090】
第3の実施形態に係る4出力電荷変調素子は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれの直下に電位障壁を形成した状態で、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に対し、図31に示したタイミング図に示すような、それぞれ互いに位相の異なる4つの電界制御パルスを周期的に印加する。位相の異なる電界制御パルスが印加されると、表面埋込領域35の空乏化電位がX型の電荷移動経路に沿って順次変化するので、X型をなす4方向に向かう電荷移動経路のいずれかに電荷を輸送可能な電位勾配を順次形成する。電位勾配が4方向に向かう電荷移動経路のいずれかに順次形成されることにより、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のいずれかに順次設定される。

【0091】
一方、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに第2電位レベルHDの電圧の電荷排出制御パルスGDを印加した場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれの直下の電位障壁の高さが、図23(b)の破線に示すように低減する。具体的には、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第1電界制御パルスG1、第2電界制御パルスG2、第3電界制御パルスG3及び第4電界制御パルスG4をそれぞれ与え、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第2電位レベルHD=3.3Vの電荷排出制御パルスGDを印加した場合は、図23(b)の破線は図24の2点鎖線で示したようなプロファイルになる。 図24の2点鎖線で示した電位勾配に対応する、画素形成領域(32,34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図28に、第1の電荷排出補助領域85aに至る電荷移動経路のみに着目して示す。第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第2電位レベルHD=3.3Vの電荷排出制御パルスGDを同時に印加すれば、第2の電荷排出補助領域85b,第3の電荷排出補助領域85c,第4の電荷排出補助領域85dのそれぞれに至る電荷移動経路も同時に実現されることは勿論である。

【0092】
電位障壁の高さが図23(b)の破線に示したように低減すると、表面埋込領域35から、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c,第4の電荷排出補助領域85dのそれぞれに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0093】
第3の実施形態に係る4出力電荷変調素子では、受光領域の中心で互いにクロスするX型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う4つのゲートである第1の電界制御電極対(91a,91b),第2の電界制御電極対(92a,92b), 第3の電界制御電極対(93a,93b),第4の電界制御電極対(94a,94b)によって、受光領域で発生した光電子を、X型を構成する電荷移動経路に沿って、X字の4つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

【0094】
第3の実施形態に係る4出力電荷変調素子において、図22の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、X字をなす電荷移動経路に沿って、図22の左上方向に移動させ、第1の電界制御電極対(91a,91b)の間を通過させる場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した状態で、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第2電界制御パルスG2,第3電界制御パルスG3及び第4電界制御パルスG4をそれぞれ与え、第1の電界制御電極対(91a,91b)に第2電位レベルH=1.8Vの第1電界制御パルスG1を与えれば、図22の断面XXVII-XXVII方向(左上がりの対角方向)に沿って、図27に破線で示したような左下がりの電位勾配が形成される。この条件における図22の断面XXV-XXV方向(右上がり対角方向)に沿った電位勾配は、図26に示したような中央に浅い凹部を有する二瘤のプロファイルになる。図27に破線で示した電位勾配に対応する、画素形成領域(32,34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図28に示す。

【0095】
一方、受光領域で発生した電子を、X字をなす電荷移動経路沿って、図22の右下方向に移動させ、第4の電界制御電極対(94a,94b)の間を通過させる場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した状態で、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)及び第3の電界制御電極対(93a,93b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与え、第4の電界制御電極対(94a,94b)に第2電位レベルH=1.8Vの第4電界制御パルスGDを与えれば、図22の断面XXVII-XXVII方向に沿って、図27に実線で示したような右下がりの電位勾配が形成される。この条件における図22の断面XXV-XXV方向(右上がり対角方向)に沿った電位勾配は、図26に示したような中央に浅い凹部を有する二瘤のプロファイルになる。図27に実線で示した電位勾配に対応する、画素形成領域(32,34,35)の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷移動経路を図29に示す。図27~図29等から、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84の方向にポテンシャルバリアを形成しながら、第1の電荷蓄積領域81の方向に電子を輸送するX-Y面内の電位分布、或いは、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83の方向にポテンシャルバリアを形成しながら、第4の電荷蓄積領域84の方向に電子を輸送するX-Y面内の電位分布が第1電界制御パルスG1、第2電界制御パルスG2、第3電界制御パルスG3,第4電界制御パルスG4の電圧を変化することによって形成できていることが分かる。

【0096】
同様に、第3の実施形態に係る4出力電荷変調素子において、図22の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、X字をなす電荷移動経路に沿って、図22の右上方向に移動させ、第3の電界制御電極対(93a,93b)の間を通過させる場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した状態で、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第4電界制御パルスG4をそれぞれ与え、第3の電界制御電極対(93a,93b)に第2電位レベルH=1.8Vの第3電界制御パルスG3を与えれば、図22の断面XXV-XXV方向(右上がりの対角方向)に沿って、図25に破線で示したような右下がりの電位勾配が形成される。

【0097】
更に、受光領域で発生した電子を、X字をなす電荷移動経路沿って、図22の左下方向に移動させ、第2の電界制御電極対(92a,92b)の間を通過させる場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した状態で、第1の電界制御電極対(91a,91b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第3電界制御パルスG3及び第4電界制御パルスG4をそれぞれ与え、第2の電界制御電極対(92a,92b)に第2電位レベルH=1.8Vの第2電界制御パルスG2を与えれば、図27に実線で示したような左下がりの電位勾配が形成される。

【0098】
図31に、第3の実施形態に係る4出力電荷変調素子の動作タイミングを示す。光パルスを受けて、変調された電荷を蓄積する積分期間では、第1電界制御パルスG1,第2電界制御パルスG2,第3電界制御パルスG3,第4電界制御パルスG4,電荷排出制御パルスからなる5つのゲート信号を図31に示すように周期的に与えて動作させる。第1電界制御パルスG1が第2電位レベルH、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、図22に示した第1の電荷蓄積領域81に転送される。第2電界制御パルスG2が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、第2の電荷蓄積領域82に転送される。第3電界制御パルスG3が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、第3の電荷蓄積領域83に転送される。第4電界制御パルスG4が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、第4の電荷蓄積領域84端子に転送される。

【0099】
一方、電荷排出制御パルスGDが第2電位レベルHD、第1電界制御パルスG1が第1電位レベルL、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルLの期間では、受光領域で生成された信号電荷は、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに排出される。
このとき、光パルスが図31の第1の到来光のタイミングで到来すると、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83にそれぞれ蓄積される電荷Q1,Q2,Q3は、式(5),(3),(4)のようになる。又、第4の電荷蓄積領域84に蓄積される電荷Q4は以下となる:

Q4=I ………(15)

光の飛行時間は式(6)で求められる。

【0100】
もし、光パルスが図31の第2の到来光のタイミングで到来すると、このときの光飛行時間(遅延時間)をTd2とすると、このときに第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84にそれぞれ蓄積される電荷Q1,Q2,Q3,Q4は、以下のようになる:

Q1=I ………(16)
Q2=I ………(17)
Q3=Iph(2T-Td2)+I ………(18)
Q4=Iph(2Td2-T0)+I………(19)

で表される。これらを用いて、Td2は、次式のように求めることができる:

d2=T+T(Q4-Q1)/(Q4+Q3-2Q1)………(20)


【0101】
このように、第3の実施形態に係る4出力電荷変調素子を用いると、T0のパルス幅を用いてT0の2倍の光飛行時間のレンジで距離測定を行うことができる。
光パルスの飛行時間がT0より大きいかは、Q2とQ4を比較することで分かる。則ち、光パルスの飛行時間は、Q2>Q4ならば、式(6)を、Q2≦Q4ならば、式(20)を使って計算する。

【0102】
図32は、第3の実施形態に係る4出力電荷変調素子を用いて、光パルス幅Tの3倍の遅延時間に対応する距離を図る場合の動作タイミングを示す。この場合、光パルス幅Tと第1電界制御パルスG1、第2電界制御パルスG2、第3電界制御パルスG3,第4電界制御パルスG4のパルス幅は同じとする。出力光パルスに対して、受信した到来光パルスの遅延時間(光飛行時間)が、図32のTd1の場合(第1の到来光)には、Q1,Q2,Q3,Q4は、以下のようになる:

Q1=Iph(T-Td2)+I…………(21)
Q2=Iphd1+I …………(22)
Q3=I …………(23)
Q4=I …………(24)

これらより、Td1は次式で求めることができる:

d1=T(Q2-Q4)/(Q1+Q2-2Q4) ………(25)


【0103】
出力光パルスに対して、受信した到来光パルスの遅延時間(光飛行時間)が、図32のTd2の場(第2の到来光)には、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83,第4の電荷蓄積領域84に蓄積される電荷、Q1,Q2,Q3,Q4は以下のようになる:

Q1=I …………(26)
Q2=Iph(2T-Td2)+I …………(27)
Q3=Iph(Td2-T)+I…………(28)
Q4=I …………(29)

これらより、Td2は次式で求めることができる:

d2=T+T(Q3-Q1)/(Q2+Q3-2Q1)…(30)


【0104】
出力光パルスに対して、受信した到来光パルスの遅延時間(光飛行時間)が、図32のTd3の場合(第3の到来光)には、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84に蓄積される電荷Q1,Q2,Q3,Q4は以下のようになる:

Q1=I …………(31)
Q2=I …………(32)
Q3=Iph(3T-Td3)+I…………(33)
Q4=Iph(Td3-2T)+I …………(34)

これらより、Td3は次式で求めることができる:

d3=2T+T(Q4-Q1)/(Q3+Q4-2Q1)…(35)

光パルスの飛行時間がどの時間帯にあるかは、電荷の比較により分かり、時間帯によって、式(25),(30),(35)のいずれを使うかは、表1のように決めることによって、Tの3倍の遅延時間に対応する距離を測定することができる。

【0105】
【表1】
JP2015118884A1_000003t.gif

【0106】
以上のように、第3の実施形態に係る4出力電荷変調素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷移動経路の方向に直交する)の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。特に図15及び図16に示すH型の電荷移動経路の等電位線プロファイルに比して、図28及び図29に示すX型の電荷移動経路の等電位線プロファイルの場合の方が、4つの電荷蓄積領域(第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84)に向かう電荷移動経路の対称性が優れている。則ち、第3の実施形態に係る4出力電荷変調素子をTOF距離センサに応用すると、H型の電荷移動経路の場合に比してより正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いたCMOS型TOF距離画像センサに比しても、当然ながら、電荷移動経路のトポロジーを対称性の高いX型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。

【0107】
又、第1の実施形態に係る4出力電荷変調素子の特徴として述べたのと同様に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第3の実施形態に係る4出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0108】
又、第3の実施形態に係る4出力電荷変調素子によれば、X型の電荷移動経路の4つの端部に位置する第1の電荷読み出し領域81、第2の電荷読み出し領域82、第3の電荷読み出し領域83及び第4の電荷読み出し領域84に対し、信号電荷を順次、高速に振り分けて輸送することができるので、TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第3の実施形態に係る4出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0109】
(第4の実施形態)
図33及び図34(a)に示すように、本発明の第4の実施形態に係る4出力電荷変調素子は、p型の半導体からなる活性領域形成層32、活性領域形成層32の上部の一部に設けられたn型の表面埋込領域35及び表面埋込領域35の表面に接して設けられた、p型のピニング層34を含む画素形成領域(32,34,35)と、画素形成領域(32,34,35)上に設けられた絶縁膜11と、画素形成領域(32,34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる4つ位置のそれぞれに互いに離間して設けられた、活性領域形成層32よりも高不純物密度でn型の第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84と、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)とを備える。図33の平面図から分かるように、4出力端子として機能する第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84の配置トポロジーは、受光領域の中心位置に関して4回回転対称である。

【0110】
第4の実施形態に係る4出力電荷変調素子の断面構造は、図34(a)の断面図に示したように、p型の半導体からなる活性領域形成層32と、活性領域形成層32の上部の一部に設けられたn型の表面埋込領域35と、表面埋込領域35の表面に接して設けられたp型のピニング層34とを備えているので、実際には、第4の実施形態に係る4出力電荷変調素子の画素形成領域(32,34,35)の断面構造は、活性領域形成層32を含む3層構造であり、活性領域形成層32の下のp型の半導体基板31を含めると4層構造である。そして、ピニング層34の上に絶縁膜11が形成されている。

【0111】
図33に示すように、本発明の第4の実施形態に係る4出力電荷変調素子は、更に、受光領域を囲む周辺部に、活性領域形成層32よりも高不純物密度でn型の第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c,第4の電荷排出補助領域85dが、互いに離間して設けられている。第1の電界制御電極91bと第2の電界制御電極92aの間には、T字型に凸形状をなす第1の電荷排出補助領域85aの凸部が挿入され、凸部の先端は、第3の実施形態の図23(a)に示したのと同様に、p型の活性領域形成層32を介してn型3表面埋込領域35に対向している。又、第2の電界制御電極92bと第3の電界制御電極93aの間には、T字型に凸形状をなす第2の電荷排出補助領域85bの凸部が挿入され、凸部の先端は活性領域形成層32を介して表面埋込領域35に対向している。更に、第3の電界制御電極93bと第4の電界制御電極94aの間には、T字型に凸形状をなす第3の電荷排出補助領域85cの凸部が挿入され、凸部の先端は図23(a)に示したのと同様に、p型の活性領域形成層32を介してn型の表面埋込領域35に対向している。第4の電界制御電極94bと第1の電界制御電極91aの間には、T字型に凸形状をなす第4の電荷排出補助領域85dの凸部が挿入され、凸部の先端は、活性領域形成層32を介して表面埋込領域35に対向している。

【0112】
更に、第1の電界制御電極91bと第2の電界制御電極92aの間には、背景光により受光領域に発生した暗電流による電荷をp型の活性領域形成層32をチャネル領域として、MOS構造によってチャネル領域の電位を制御して、表面埋込領域35から第1の電荷排出補助領域85aに転送する第1電荷転送ゲート電極96aが設けられている。更に、第2の電界制御電極92bと第3の電界制御電極93aの間には、受光領域に発生した暗電流による電荷を表面埋込領域35から第2の電荷排出補助領域85bに転送する第2電荷転送ゲート電極96bが設けられ、第3の電界制御電極93bと第4の電界制御電極94aの間には、暗電流による電荷を第3の電荷排出補助領域85cに転送する第3電荷転送ゲート電極96cが設けられ、第4の電界制御電極94bと第1の電界制御電極91aの間には、暗電流による電荷を第4の電荷排出補助領域85dに転送する第4電荷転送ゲート電極96dが設けられている。

【0113】
第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84のいずれかにX型をなす4方向に向かう電荷移動経路のいずれかに沿って、電荷を輸送する際には、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに第1電位レベルLDの電圧の電荷排出制御パルスGDを印加して、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれの直下のp型の活性領域形成層32の表面に、第3の実施形態の図23(b)の実線で示したのと同様な電位障壁を形成しておく。

【0114】
一方、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに第2電位レベルHDの電圧の電荷排出制御パルスGDを印加した場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれの直下の電位障壁の高さが、図23(b)の破線に示したのと同様に低減する。電位障壁の高さが図23(b)の破線に示したように低減すると、表面埋込領域35から、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c,第4の電荷排出補助領域85dのそれぞれに、背景光等に起因した暗電流成分となる電荷を排出することができる。

【0115】
第4の実施形態に係る4出力電荷変調素子では、受光領域の中心で互いにクロスするX型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う4つのゲートである第1の電界制御電極対(91a,91b),第2の電界制御電極対(92a,92b), 第3の電界制御電極対(93a,93b),第4の電界制御電極対(94a,94b)によって、受光領域で発生した光電子を、X型を構成する電荷移動経路に沿って、X字の4つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

【0116】
例えば、第4の実施形態に係る4出力電荷変調素子において、図33の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、X字をなす電荷移動経路に沿って、図33の右上方向に移動させ、第3の電界制御電極対(93a,93b)の間を通過させる場合は、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した状態で、第1の電界制御電極対(91a,91b)、第2の電界制御電極対(92a,92b)及び第3の電界制御電極対(93a,93b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与え、第4の電界制御電極対(94a,94b)に第2電位レベルH=1.8Vの第4電界制御パルスG4を与えれば、図33の断面XXXIV-XXXIV方向(右上がりの対角方向)に沿って、図34に破線で示したような右下がりの電位勾配が形成される。

【0117】
一方、第1電荷転送ゲート電極96a、第2電荷転送ゲート電極96b、第3電荷転送ゲート電極96c及び第4電荷転送ゲート電極96dのそれぞれに、第1電位レベルLD=1Vの電荷排出制御パルスGDを印加した状態で、第1の電界制御電極対(91a,91b)、第3の電界制御電極対(93a,93b)及び第4の電界制御電極対(94a,94b)に第1電位レベルL=-1Vの第1電界制御パルスG1,第2電界制御パルスG2及び第3電界制御パルスG3をそれぞれ与え、第2の電界制御電極対(92a,94b)に第2電位レベルH=1.8Vの第2電界制御パルスG2を与えれば、図33の断面XXXIV-XXXIV方向(右上がりの対角方向)に沿って、図34に実線で示したような右上がりの電位勾配が形成される。

【0118】
図35に、第4の実施形態に係る4出力電荷変調素子の動作タイミングを示す。光パルスを受けて、変調された電荷を蓄積する積分期間では、第1電界制御パルスG1,第2電界制御パルスG2,第3電界制御パルスG3,第4電界制御パルスG4,電荷排出制御パルスからなる5つのゲート信号を図35に示すように周期的に与えて動作させる。第1電界制御パルスG1が第2電位レベルH、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、図33に示した第1の電荷蓄積領域81に転送される。第2電界制御パルスG2が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、第2の電荷蓄積領域82に転送される。第3電界制御パルスG3が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、第3の電荷蓄積領域83に転送される。第4電界制御パルスG4が第2電位レベルH、第1電界制御パルスG1が第1電位レベルL、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、電荷排出制御パルスGDが第1電位レベルLDの期間では、受光領域で生成された信号電荷は、第4の電荷蓄積領域84端子に転送される。

【0119】
一方、電荷排出制御パルスGDが第2電位レベルHD、第1電界制御パルスG1が第1電位レベルL、第2電界制御パルスG2が第1電位レベルL、第3電界制御パルスG3が第1電位レベルL、第4電界制御パルスG4が第1電位レベルLの期間では、受光領域で生成された信号電荷は、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに排出される。

【0120】
このとき、光パルスが図35の第1の到来光のタイミングで到来すると、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84にそれぞれ蓄積される電荷Q1,Q2,Q3,Q5は、Td1を第1の到来光の飛行時間による光パルスの遅延時間として、式(36),(37),(38),(39)のようになる:

Q1=Iphd1+I ………(36)
Q2=I ………(37)
Q3=I ………(38)
Q4=Iph(T-Td1)+I ………(39)

(36),(37),(38),(39)を用いて、第1の到来光の飛行時間による光パルスの遅延時間Td1は、次式のように求めることができる:

d1=T(Q1-Q3)/(Q4+Q1-2Q3)………(40)

式(40)において、Q3の代わりにQ2を使ってもよい。あるいは、(Q2+Q3)/2を用いても良い。

【0121】
もし、光パルスが図35の第2の到来光のタイミングで到来すると、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84にそれぞれ蓄積される電荷Q1,Q2,Q3,Q5は、Td2を第2の到来光の飛行時間による光パルスの遅延時間として、式(41),(42),(43),(44)のようになる:

Q1=Iph(2T-Td2)+I………(41)
Q2=Iph(Td2-T)+I ………(42)
Q3=I ………(43)
Q4=I ………(44)

(41),(42),(43),(44)を用いて、第2の到来光の飛行時間による光パルスの遅延時間Td2は、次式のように求めることができる:

d2=T+T(Q2-Q4)/(Q1+Q2-2Q4)…(45)

式(45)において、Q4の代わりにQ3を使ってもよい。あるいは、(Q3+Q4)/2を用いても良い。

【0122】
もし、光パルスが図35の第3の到来光のタイミングで到来すると、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84にそれぞれ蓄積される電荷Q1,Q2,Q3,Q5は、Td3を第3の到来光の飛行時間による光パルスの遅延時間として、式(46),(47),(48),(49)のようになる:

Q1=I………(46)
Q2=Iph(3T-Td3)+I………(47)
Q3=Iph(Td3-2T)+I………(48)
Q4=I ………(49)

(46),(47),(48),(49)を用いて、第3の到来光の飛行時間による光パルスの遅延時間Td3は、次式のように求めることができる:

d3=2T+T(Q3-Q1)/(Q1+Q2-2Q1)…(50)

式(50)において、Q1の代わりにQ4を使ってもよい。あるいは、(Q1+Q4)/2を用いても良い。

【0123】
もし、光パルスが図35の第4の到来光のタイミングで到来すると、第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83、第4の電荷蓄積領域84にそれぞれ蓄積される電荷Q1,Q2,Q3,Q5は、Td4を第4の到来光の飛行時間による光パルスの遅延時間として、式(51),(52),(53),(54)のようになる:

Q1=I………(51)
Q2=I………(52)
Q3=Iph(4T-Td4)+I………(53)
Q4=Iph(Td4-3T)+I………(54)

(51),(52),(53),(54)を用いて、第4の到来光の飛行時間による光パルスの遅延時間Td4は、次式のように求めることができる:

d4=3T+T(Q4-Q2)/(Q4+Q3-2Q2)…(55)

式(55)において、Q2の代わりにQ1を使ってもよい。あるいは、(Q1+Q2)/2を用いても良い。

【0124】
このように、第4の実施形態に係る4出力電荷変調素子を用いると、T0のパルス幅を用いてT0の4倍の光飛行時間のレンジで距離測定を行うことができる。光パルスの飛行時間がどの時間帯にあるかは、電荷の比較により分かり、時間帯によって、式(40),(45),(50),(55)のいずれを使うかは、表2のように決めることによって、Tの4倍の遅延時間に対応する距離を測定することができる。

【0125】
【表2】
JP2015118884A1_000004t.gif

【0126】
以上のように、第4の実施形態に係る4出力電荷変調素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷移動経路の方向に直交する)の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。特に図15及び図16に示すH型の電荷移動経路の等電位線プロファイルに比して、図28及び図29に示すX型の電荷移動経路の等電位線プロファイルの場合の方が、4つの電荷蓄積領域(第1の電荷蓄積領域81、第2の電荷蓄積領域82、第3の電荷蓄積領域83及び第4の電荷蓄積領域84)に向かう電荷移動経路の対称性が優れている。則ち、第4の実施形態に係る4出力電荷変調素子をTOF距離センサに応用すると、H型の電荷移動経路の場合に比してより正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いたCMOS型TOF距離画像センサに比しても、当然ながら、電荷移動経路のトポロジーを対称性の高いX型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。

【0127】
又、第1の実施形態に係る4出力電荷変調素子の特徴として述べたのと同様に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第4の実施形態に係る4出力電荷変調素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。

【0128】
又、第4の実施形態に係る4出力電荷変調素子によれば、X型の電荷移動経路の4つの端部に位置する第1の電荷読み出し領域81、第2の電荷読み出し領域82、第3の電荷読み出し領域83及び第4の電荷読み出し領域84に対し、信号電荷を順次、高速に振り分けて輸送することができるので、TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第4の実施形態に係る4出力電荷変調素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。

【0129】
(その他の実施形態)
上記のように、本発明は本発明の第1~第4の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
既に述べた本発明の第1~第4の実施形態の説明では、第1導電型(p型)をp型、第2導電型(n型)をn型として説明したが、第1導電型(p型)をn型、第2導電型(n型)をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。

【0130】
第1~第4の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向(深さ方向)が、電位(ポテンシャル)の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、電荷変調素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向(深さ方向)が、電位の負方向として表現される。

【0131】
又、本発明の電荷移動経路が定義される半導体領域を構成する半導体材料はシリコン(Si)に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面と絶縁膜との界面における界面欠陥や界面準位が問題になるので、本発明の横方向の静電誘導効果を用いて半導体中の電位を制御する方式は、界面欠陥や界面準位の影響を回避できるので、III-V族間化合物半導体やII-VI族間化合物半導体等の種々の化合物半導体を用いた電荷変調素子や固体撮像装置においても、第1~第4の実施形態で例示的に説明した電荷変調素子や固体撮像装置の構造やその技術的思想は、重要な技術となる。

【0132】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0133】
11…絶縁膜
21…水平シフトレジスタ
22…変換器
23…垂直シフトレジスタ
24…電荷変調ドライバ
31…半導体基板
32…活性領域形成層
34…ピニング層
35…表面埋込領域
41a,41b…第1の電界制御電極
42a,42b…第2の電界制御電極
43a,43b…第3の電界制御電極
44a、44b…第4の電界制御電極
51…遮蔽板
61…第1の電荷蓄積領域
62…第2の電荷蓄積領域
63…第3の電荷蓄積領域
64…第4の電荷蓄積領域(電荷排出領域)
65a…第1の電荷排出補助領域
65b…第2の電荷排出補助領域
65c…第3の電荷排出補助領域
65d…第4の電荷排出補助領域
81…第1の電荷蓄積領域
82…第2の電荷蓄積領域
83…第3の電荷蓄積領域
84…第4の電荷蓄積領域
85a…第1の電荷排出補助領域
85b…第2の電荷排出補助領域
85c…第3の電荷排出補助領域
85d…第4の電荷排出補助領域
91a,91b…第1の電界制御電極
92a,92b…第2の電界制御電極
93a,93b…第3の電界制御電極
95a,95b…第4の電界制御電極
96a…第1電荷転送ゲート電極
96b…第2電荷転送ゲート電極
96c…第3電荷転送ゲート電極
96d…第4電荷転送ゲート電極
1ija…信号読み出しトランジスタ(増幅トランジスタ)
1ija…第1のリセットトランジスタ
1ija…第1のスイッチングトランジスタ
2ijb…信号読み出しトランジスタ(増幅トランジスタ)
2ijb…第2のリセットトランジスタ
2ijb…第2のスイッチングトランジスタ
ij…能動画素
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28
【図30】
29
【図31】
30
【図32】
31
【図33】
32
【図34】
33
【図35】
34