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明細書 :イメージセンサ

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成29年3月30日(2017.3.30)
発明の名称または考案の名称 イメージセンサ
国際特許分類 H04N   5/374       (2011.01)
H04N   5/369       (2011.01)
H04N   5/376       (2011.01)
H01L  27/146       (2006.01)
FI H04N 5/335 740
H04N 5/335 690
H04N 5/335 760
H01L 27/14 A
国際予備審査の請求 未請求
全頁数 22
出願番号 特願2015-561054 (P2015-561054)
国際出願番号 PCT/JP2015/053370
国際公開番号 WO2015/119243
国際出願日 平成27年2月6日(2015.2.6)
国際公開日 平成27年8月13日(2015.8.13)
優先権出願番号 2014022344
優先日 平成26年2月7日(2014.2.7)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG , US
発明者または考案者 【氏名】川人 祥二
【氏名】安富 啓太
出願人 【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
個別代理人の代理人 【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
【識別番号】100183438、【弁理士】、【氏名又は名称】内藤 泰史
審査請求 未請求
テーマコード 4M118
5C024
Fターム 4M118AB03
4M118BA14
4M118CA04
4M118FA06
4M118FA22
4M118FA33
5C024CX51
5C024EX13
5C024GY36
5C024GY37
5C024HX15
5C024JX41
要約 時間分解能が高められた高精度のイメージングを可能にする。
このカメラ装置は、入射光を電荷に変換する受光用表面埋込領域と、電荷を蓄積する電荷蓄積領域と、受光用表面埋込領域から電荷蓄積領域への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された画素と、ゲート電極に印加する制御パルス電圧を生成するタイミング発生回路と、画素の複数の列毎に対応して設けられ、制御パルス電圧を可変の時間で遅延させ、該制御パルス電圧を対応する列に属する複数の画素のゲート電極に印加する補正回路部とを備える。
特許請求の範囲 【請求項1】
入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、前記受光部から前記電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、
前記ゲート電極に印加する制御クロックを入力するクロック入力部と、
前記光電変換素子或いは前記光電変換素子の群の複数の列毎に対応して設けられ、前記クロック入力部の入力した前記制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の前記光電変換素子の前記ゲート電極に印加する第1の遅延調整部と、
を備えることを特徴とするイメージセンサ。
【請求項2】
前記第1の遅延調整部は、遅延時間を決定する値を保持する記憶部と、
前記記憶部に保持された前記値に応じて信号遅延特性を変化させる遅延調整回路と、
を有することを特徴とする請求項1記載のイメージセンサ。
【請求項3】
複数の前記光電変換素子或いは複数の前記光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、
前記クロック入力部の入力した前記制御クロックを前記複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の前記光電変換素子の前記ゲート電極に印加する第2の遅延調整部をさらに備える、
ことを特徴とする請求項1又は2記載のイメージセンサ。
【請求項4】
前記第2の遅延調整回路は、
前記光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の行毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項3に記載のイメージセンサ。
【請求項5】
前記第2の遅延調整回路は、
前記複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の属する画素毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項3に記載のイメージセンサ。
【請求項6】
前記第2の遅延調整回路は、
前記複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子の群毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の群毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項3に記載のイメージセンサ。
発明の詳細な説明 【技術分野】
【0001】
本発明の一側面は、複数の画素を含むイメージセンサに関する。
【背景技術】
【0002】
従来から、光の飛行時間を計測することで距離計測が可能なTOF(Time Of Flight)法を用いたCCD(Charge Coupled Device)イメージセンサやCMOS(Complementary Metal Oxide Semiconductor)イメージセンサ、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサの開発が進められている。例えば、下記非特許文献1及び下記特許文献2には、TOF距離画像センサが開示されている。このTOF距離画像センサでは、光源と同期したロックイン検出による間接法が採用され、距離分解能が高められている。
【先行技術文献】
【0003】

【非特許文献1】S. Kawahito et al., “A CMOS time-of-flight range image sensor with gates-on-field-oxide structure”; IEEE Sensors Journal, Vol. 7, No. 12, pp.1578-1586, Dec 2007.
【非特許文献2】K.Yasutomi et al., “A Time-of-Flight Image Sensor with Sub-mm Resolution Using Draining Only Modulation Pixels," Proc. 2013 Intl. Image Sensor Workshop, pp.361-364, Jun. 2013.
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記の従来のイメージセンサにおいては、高時間分解能が要求されるにしたがって、画素に供給する制御信号の時間的ずれ(スキュー)が問題となる。制御信号のスキューは、制御信号の供給線に設けられるバッファの製造ばらつきや供給線における遅延などにより発生し、画素ごとに数百ピコ秒からナノ秒程度に至ることがある。例えば、上記非特許文献2のような数ピコ秒の分解能を有するイメージセンサを実現しようとした場合には、測定範囲が数百ピコ程度であるため、スキューにより距離演算が困難となり、イメージングの精度が低下する。
【0005】
そこで、本発明の一側面は、かかる課題に鑑みて為されたものであり、時間分解能が高められた高精度のイメージングを可能にするイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明の一側面にかかるイメージセンサは、入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、受光部から電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、ゲート電極に印加する制御クロックを入力するクロック入力部と、光電変換素子或いは光電変換素子の群の複数の列毎に対応して設けられ、クロック入力部の入力した制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の光電変換素子のゲート電極に印加する第1の遅延調整部と、を備える。
【0007】
このようなイメージセンサによれば、複数の列毎に配列された複数の光電変換素子のゲート電極にクロック入力部から制御クロックが入力されることにより、各光電変換素子における受光部から電荷蓄積部への電荷の転送タイミングが制御される。その際、各光電変換素子に入力される制御クロックは、光電変換素子或いは光電変換素子の群の複数の列毎に設けられた第1の遅延調整部を経由することにより、列毎に可変の遅延時間が設定される。これにより、クロック入力部と光電変換素子との間に設けられるバッファの特性差等によって生じやすい列毎の伝送遅延の差を打ち消すことができ、光電変換素子の列間での制御信号のスキューの発生を防止できる。その結果、時間分解能が高められた高精度のイメージングを可能にする。
【0008】
第1の遅延調整部は、遅延時間を決定する値を保持する記憶部と、記憶部に保持された値に応じて信号遅延特性を変化させる遅延調整回路と、を有してもよい。このような第1の遅延調整部の構成により、記憶部に保持する値を調整することにより第1の遅延調整部の信号遅延特性を変化させることができる。これにより、光電変換素子の列毎の伝送遅延の差を容易に打ち消すことができる。
【0009】
また、複数の光電変換素子或いは複数の光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、クロック入力部の入力した制御クロックを複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の光電変換素子のゲート電極に印加する第2の遅延調整部をさらに備えてもよい。かかる構成を採れば、クロック入力部と光電変換素子との間の配線部によって生じる行毎の伝送遅延の差を打ち消すことができ、光電変換素子の行間での制御信号のスキューの発生を防止できる。その結果、さらに時間分解能が高められた高精度のイメージングを可能にする。
【0010】
さらに、第2の遅延調整回路は、光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の行毎に変化させる遅延調整回路とを有してもよい。このような第2の遅延調整部の構成により、記憶部に保持する値を調整することにより行毎に設けられた第2の遅延調整部の信号遅延特性を変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。
【0011】
またさらに、第2の遅延調整回路は、複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の属する画素毎に変化させる遅延調整回路とを有してもよい。このような第2の遅延調整部の構成によっても、記憶部に保持する値を調整することにより第2の遅延調整部の信号遅延特性を行毎に変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。
【0012】
さらにまた、第2の遅延調整回路は、複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子の群毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の群毎に変化させる遅延調整回路とを有してもよい。このような第2の遅延調整部の構成によっても、記憶部に保持する値を調整することにより第2の遅延調整部の信号遅延特性を行毎に変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。
【発明の効果】
【0013】
本発明の一側面によれば、時間分解能が高められた高精度のイメージングを可能にする。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態に係る距離計測装置であるカメラ装置1を含む測定システム100の概略構成を示す図である。
【図2】図1のカメラ装置1の概略構成を示すブロック図である。
【図3】図2の画素アレイ部5内の画素Xijの構成を示す回路図である。
【図4】図3の画素Xijに設けられた半導体素子15の積層構造を示す斜視図である。
【図5】図4の半導体素子15において、ゲート電極31に電圧を印加した際の垂直断面におけるポテンシャル分布を示す図である。
【図6】図2の画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示す回路図である。
【図7】図6の補正回路部41を構成する遅延調整回路44の構成例を示す回路図である。
【図8】図6の補正回路部41を構成する遅延調整回路44の構成例を示す回路図である。
【図9】図6の補正回路部41を構成する遅延調整回路44の構成例を示す回路図である。
【図10】図2のタイミング発生回路8によって制御された発光タイミング及び画素における電荷蓄積タイミングを示すタイミングチャートである。
【図11】本実施形態に係るカメラ装置1の画素アレイ部5で生じるスキューの測定結果を示すグラフである。
【図12】本発明の変形例における画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示す回路図である。
【図13】本発明の他の変形例における画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示す回路図である。
【図14】本発明の他の変形例における画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示す回路図である。
【発明を実施するための形態】
【0015】
以下、図面を参照しつつ本発明の一側面に係るイメージセンサである距離計測装置の実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。

【0016】
図1は、本発明の一実施形態に係る距離計測装置であるカメラ装置(イメージセンサ)1を含む測定システム100の概略構成を示す図である。この測定システム100は、対象物Saまでの距離をTOF(Time Of Flight)法を用いて測定するために用いられ、対象物Saに向けて光を照射するレーザ光源3と、対象物Saからの反射光を検出して距離を算出するカメラ装置1とを含んで構成されている。レーザ光源3は、後述するカメラ装置1の受光部の応答時間よりも十分短いパルス幅のパルス光を照射可能な光源装置であり、例えば、中心波長445nm、パルス幅100psecのパルス光を照射可能に構成されている。なお、レーザ光源3の照射する光の中心波長及びパルス幅は上記値には限定されず、様々な値に設定され得る。

【0017】
図2は、カメラ装置1の構成を示すブロック図である。カメラ装置1は、同図に示すように、画素アレイ部5と周辺回路部6,7,8,9,10,12とが同一の半導体チップ上に集積化されて構成され、回路部11が半導体チップの外部のカメラ装置1内部の別回路上に構成されている。なお、回路部11が画素アレイ部5と周辺回路部6,7,8,9,10,12とともに同一の半導体チップ上に集積化されていてもよい。

【0018】
画素アレイ部5には、2次元マトリクス状に多数の画素(光電変換素子)Xij(iは1~nの整数、jは1~mの整数)が配列されており、方形状の撮像領域を構成している。すなわち、画素Xijが、複数の列毎に一次元的に垂直方向に沿ってn個配列されるとともに、複数の行毎に一次元的に水平方向に沿ってm個配列される。そして、この画素アレイ部5の周辺部には、複数の画素Xijの水平方向の画素行に沿って水平走査回路6が設けられるとともに、複数の画素Xijの垂直方向の画素列に沿って垂直走査回路7が設けられている。これらの水平走査回路6及び垂直走査回路7にはタイミング発生回路(クロック入力部)8が接続されている。また、各画素Xijには、列スキュー補正回路12を含むクロック供給線を介してタイミング発生回路8が接続されている。

【0019】
タイミング発生回路8、水平走査回路6及び垂直走査回路7によって画素アレイ部5内の画素Xijが順次走査され、画素信号の読み出しや初期化が実行される。すなわち、画素アレイ部5を垂直走査回路7によって各画素行単位で垂直方向に走査することにより、走査された画素列に含まれる各画素列の画素信号を各画素列毎に設けられた垂直信号線によって読み出す構成となっている。各画素列の画素信号の読み出しは、垂直信号線毎に設けられたノイズキャンセル回路9、及び出力バッファ回路10を経由して出力することにより行われる。さらに、各画素列の画素信号の読み出し時には、水平走査回路6によって画素Xijの水平方向の走査が行われる。タイミング発生回路8は、上述したような画素アレイ部5の画素Xijの垂直走査及び水平走査のタイミングの制御を行うと共に、測定システム100に設けられたレーザ光源3のパルス光の照射タイミングの制御、及び各画素Xijに与える制御パルス電圧TWによるその照射タイミングを基準にした各画素Xijにおける電荷蓄積及び電荷排出のタイミングの制御を行う。

【0020】
図3は、画素アレイ部5内の画素Xijの構成を示す回路図であり、図4は、画素Xijに設けられた半導体素子15の積層構造を示す斜視図である。これらの図に示すように、画素Xij内には画素回路として機能する半導体素子15が複数配列されて設けられている。半導体素子15は、第1導電型(p型)の半導体領域21と、半導体領域21の上部の一部に埋め込まれ、光が入射される第2導電型(n型)の受光用表面埋込領域(受光部)23と、半導体領域21の上部の一部に受光用表面埋込領域(受光部)23に隣接して設けられ、受光用表面埋込領域(受光部)23が生成した電荷を蓄積する第2導電型(n型)の電荷蓄積領域(電荷蓄積部)25と、半導体領域21の上部の一部に受光用表面埋込領域23の近傍に分離して埋め込まれた第2導電型(n型)の排出ドレイン領域(電荷排出部)27とが形成されている。この排出ドレイン領域27は、受光用表面埋込領域23で生成された電子を排出するための部位であり、受光用表面埋込領域23の電荷蓄積領域25と接する境界線と略垂直に交わる境界線の近傍に設けられている。これらの受光用表面埋込領域23とその領域の直下の半導体領域21とで、対象物Saからの反射光(入射光)を電荷(電子)に変換する埋め込みフォトダイオードD1を構成している。なお、第1導電型の半導体領域21の代わりに、第1導電型の半導体基板上に形成した半導体基板よりも低不純物濃度の第1導電型のエピタキシャル成長層を用いてもよい。

【0021】
また、半導体素子15の受光用表面埋込領域23の上部には、p型のピニング層29が更に配置されている。ピニング層29は、ダーク時の埋め込みフォトダイオードD1の表面での電荷の形成を抑制するための層であり、ダーク電流削減のためには設けられてもよい。ダーク電流が問題とならない用途では、ピニング層29が省略されてもよい。さらに、半導体領域21上の埋め込みフォトダイオードD1と排出ドレイン領域27との間には、埋め込みフォトダイオードD1と排出ドレイン領域27との間に形成される転送チャネルの電位を制御して、埋め込みフォトダイオードD1から排出ドレイン領域27への電荷の排出を制御するためのゲート電極31が形成されている。

【0022】
図5(a)及び(b)には、ゲート電極31に電圧を印加した際の半導体素子15の垂直断面におけるポテンシャル分布を示している。具体的には、図5(a)には、埋め込みフォトダイオードD1の領域から電荷蓄積領域25にかけてのX-X’線に沿った垂直断面におけるポテンシャル分布を示しており、埋め込みフォトダイオードD1の領域から電荷蓄積領域25にかけて電位勾配が形成されている。また、図5(b)には、埋め込みフォトダイオードD1の領域から排出ドレイン領域27にかけてのY-Y’線に沿った垂直断面におけるポテンシャル分布を示しており、実線がゲート電極31に低電圧を印加した際の分布、点線がゲート電極31に高電圧を印加した際の分布をそれぞれ示している。このように、ゲート電極31に低電圧を印加した際には、埋め込みフォトダイオードD1の領域と排出ドレイン領域27との間に電位障壁が形成されることにより埋め込みフォトダイオードD1の領域と排出ドレイン領域27との間の転送チャネルが閉じられ、入射光Linの入射に伴って生成される電子eは全てが電荷蓄積領域25に転送される。その一方で、ゲート電極31に高電圧を印加した際には、埋め込みフォトダイオードD1の領域と排出ドレイン領域27との間の電位障壁が無くなり電位勾配が形成されることにより埋め込みフォトダイオードD1の領域と排出ドレイン領域27との間の転送チャネルが開かれ、入射光Linの入射に伴って生成される電子eは全てが排出ドレイン領域27に転送される。すなわち、ゲート電極31に高電圧を印加した際には、埋め込みフォトダイオードD1の領域と排出ドレイン領域27との間の転送チャネルの電荷転送効果の方が、埋め込みフォトダイオードD1の領域と電荷蓄積領域25との間の電荷転送効果よりも支配的であるため、発生する電子eは全てが排出ドレイン領域27に転送される。このように、ゲート電極31は、埋め込みフォトダイオードD1から電荷蓄積領域25への電荷の転送を制御するためのバーチャルスイッチ33としての機能も併せ持つ。

【0023】
図3に戻って、画素Xijには、タイミング発生回路8から印加される制御パルス電圧TWを反転させて制御パルス電圧TDとしてゲート電極31に与えるバッファ回路35をさらに備えている。具体的には、バッファ回路35は、インバータ回路である。このバッファ回路35を備えることにより、画素Xijのゲート電極31に直接接続される負荷を小さくすることができ、制御パルス電圧TWの波形の劣化を防止できる。

【0024】
さらに、画素Xijには、制御パルス電圧TWの印加に伴って電荷蓄積領域25に蓄積された電荷を電気信号として読み出す読出回路(電荷読出部)37が設けられている。この読出回路37は、信号読み出しトランジスタ37aと、スイッチングトランジスタ37bと、リセットトランジスタ37cとを含んで構成されている。信号読み出しトランジスタ37aのゲート電極は電荷蓄積領域25に接続され、信号読み出しトランジスタ37aのドレイン電極はバイアス電源に接続され、信号読み出しトランジスタ37aのソース電極は、画素選択用のスイッチングトランジスタ37bのドレイン電極に接続されている。スイッチングトランジスタ37bのソース電極は垂直信号線に接続され、スイッチングトランジスタ37bのゲート電極には、画素列の選択用制御信号Sが垂直走査回路7から与えられる。選択用制御信号Sをハイレベルに設定することにより、スイッチングトランジスタ37bが導通され、信号読み出しトランジスタ37aで増幅された電荷蓄積領域25に蓄積された電荷量に対応する電位の電気信号が垂直信号線に出力される。リセットトランジスタ37cは、そのソース電極が電荷蓄積領域25に接続され、そのドレイン電極はバイアス電源に接続され、そのゲート電極には垂直走査回路7からリセット信号Rが与えられる。このリセットトランジスタ37cは、リセット信号Rがハイレベルに設定された際に、電荷蓄積領域25に蓄積された電荷を吐き出すことにより電荷蓄積領域25をリセットする。

【0025】
図6には、画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を詳細に示している。同図に示すように、タイミング発生回路8と画素アレイ部5とは、列スキュー補正回路12を介して接続されている。

【0026】
詳細には、列スキュー補正回路12は、画素アレイ部5の複数の画素Xijの列毎に対応して設けられた複数の補正回路部(第1の遅延調整部)41を含んで構成されている。それぞれの補正回路部41は、タイミング発生回路8にクロック供給線42を介して接続された遅延調整回路44と、メモリ(記憶部)43とにより構成されている。このメモリ43は、タイミング発生回路8から供給された制御パルス電圧TWを遅延させるための遅延時間を決定するデジタル値を保持する。また、遅延調整回路44は、クロック供給線42及び対応する画素列の全画素Xijに接続され、タイミング発生回路8から供給された制御パルス電圧TWを、メモリ43から読み出したデジタル値に応じて可変の時間で遅延させ、その制御パルス電圧TWを対応する列に属する全画素Xijのゲート電極31に印加する。タイミング発生回路8は、入力端子47からクロックが供給され、そのクロックを基に制御パルス電圧TWを生成するPLL(Phase Locked Loop)回路である。また、タイミング発生回路8は、レーザ光源3のパルス光の照射タイミングを制御するトリガー信号を生成し、そのトリガー信号を出力端子48から出力する。このタイミング発生回路8は、クロックを生成するPLL回路であるが、本実施形態において必ずしもPLL回路は必須では無く、外部入力からのクロックを受けてそれに基づいて制御パルス電圧TWを画素Xijに入力する回路であってもよい。

【0027】
ここで、遅延調整回路44は、複数のバッファ回路45と、各画素Xij内の配線抵抗46及びバッファ回路35とを経由して半導体素子15のゲート電極31に接続される。このバッファ回路45は、各画素列に接続される複数のバッファ回路35を駆動するためのものであり、各画素列毎に複数直列に接続されて構成される。バッファ回路35は半導体素子15へ供給するクロックの波形整形を行うとともに、バッファ回路45へ直接接続される負荷を小さくするためのものである。

【0028】
上記構成の列スキュー補正回路12は、複数の画素Xijにおいて画素列間で生じる制御パルス電圧TWの時間的ずれ(スキュー)を解消するために設けられる。この画素列間の制御パルス電圧TWのスキューは、バッファ回路45の製造ばらつきによる性能差、電源電圧ドロップの差等によって発生するクロック供給線における遅延時間が原因となる。列スキュー補正回路12内のそれぞれの補正回路部41は、画素列間に生じる制御パルス電圧TWのスキューを打ち消すように、各画素列に供給される制御パルス電圧TWの遅延時間を設定する。すなわち、列スキュー補正回路12内の補正回路部41は、タイミング発生回路8と各画素列との間のクロック供給線の信号遅延特性を変化させる。

【0029】
図7~9には、補正回路部41を構成する遅延調整回路44の構成例を示している。例えば、遅延調整回路44は、図7に示すように、シングルエンド型増幅器51とシングルエンド型増幅器51を駆動する電流源52,53と調整ビットを電圧値に変換するデジタルアナログ(D/A)変換器61とを含んで構成され、電流源52,53の電流値が調整ビット線54に与えられる制御信号によって調整されることにより、信号遅延特性を変更可能に構成される。また、遅延調整回路44は、図8に示すように、差動型増幅器55と差動型増幅器55を駆動する電流源56と調整ビットを電圧値に変換するデジタルアナログ(D/A)変換器62とを含んで構成され、電流源56の電流値が調整ビット線57に与えられる制御信号によって調整されることにより、信号遅延特性を変更可能に構成されてもよい。さらに、遅延調整回路44は、図9に示すようなデジタル型の遅延素子であってもよい。すなわち、一組のANDゲート58,59の組み合わせ回路が直列に接続され、それぞれのANDゲート58において、一方の入力に制御パルス電圧TWが入力され、他方の入力に調整ビット線60を介して制御ビットが入力され、それぞれのANDゲート59において、一方の入力に前段のANDゲート59の出力が順次入力され、他方の入力に対を成すANDゲート58の出力が入力される。このような構成によれば、制御ビットの入力により、遅延時間が調整された制御パルス電圧TWが出力可能とされる。

【0030】
図2に示す算出回路(算出部)11は、タイミング発生回路8によるタイミング制御により画素Xijから読み出された電気信号を基に、対象物Saまでの距離を算出する。

【0031】
以下、タイミング発生回路8及び算出回路11による距離算出動作の手順を説明する。図10は、タイミング発生回路8によって制御された発光タイミング及び電荷蓄積タイミングを示すタイミングチャートであり、図10(a)は、レーザ光源3から照射されるパルス光の時間波形、図10(b)は、画素Xijによって受光される反射光の時間波形、図10(c)は、画素Xijの反射光に対する応答特性である光電流Iphの時間波形、図10(d)は、画素Xijのゲート電極31に印加される制御パルス電圧TWの時間波形である。

【0032】
まず、タイミング発生回路8により所定周波数で繰り返し発光するように発光タイミングが決定され、その発光タイミングでレーザ光源3からパルス光が照射されるように、タイミング発生回路8からトリガー信号が供給される。それに応じて、発光タイミング後に対象物Saまでの距離に対応した時間差tで画素Xijに反射光が入射することになる。ここで画素Xijに入射する反射光のパルス幅は、画素Xijの受光部の応答時間よりも十分短い値(例えば、パルス幅100psec以下)に設定されている。その結果、画素Xijの受光部における入射光に対する応答波形はインパルス応答とほぼ等しくなる。すなわち、発光タイミング基準とした反射光の入射時刻tから受光部の応答時間Tで極大値Iまで立ち上がり、その後応答時間Tで立ち下がるような単一の三角波に近い応答波形となる。

【0033】
このような画素Xijの応答波形に対応して、タイミング発生回路8により、発光タイミングを基準にして3種類の位相差を有する制御パルス電圧TW(1),TW(2),TW(3)を繰り返し生成するように制御される。具体的には、制御パルス電圧TW(1)は、発光タイミング後の所定期間だけハイレベルとなるような矩形パルス波に設定される。また、制御パルス電圧TW(2)は、発光タイミングから発光タイミング後の時刻Tまでハイレベルとなり、制御パルス電圧TW(1)とハイレベル区間が一部重複するような矩形パルス波に設定される。また、制御パルス電圧TW(3)は、制御パルス電圧TW(1)を反転させたような矩形パルス波に設定される。

【0034】
このようにして、タイミング発生回路8により、発光タイミング後に繰り返し制御パルス電圧TW(1)が印加されるように制御された後に、画素Xijから制御パルス電圧TW(1)の印加に伴って電荷蓄積領域25に蓄積された第1の電荷を第1の電気信号として読み出すように制御される。また、タイミング発生回路8により、発光タイミング後に繰り返し制御パルス電圧TW(2)が印加されるように制御された後に、画素Xijから制御パルス電圧TW(2)の印加に伴って電荷蓄積領域25に蓄積された第2の電荷を第2の電気信号として読み出すように制御される。同様に、タイミング発生回路8により、発光タイミング後に繰り返し制御パルス電圧TW(3)が印加されるように制御された後に、画素Xijから制御パルス電圧TW(3)の印加に伴って電荷蓄積領域25に蓄積された第3の電荷を第3の電気信号として読み出すように制御される。

【0035】
その後、算出回路11は、読み出された第1~第3の電気信号の値をぞれぞれ正規化することにより蓄積電子数N,N,Nに変換する。ここで、画素Xijの光電流のインパルス応用波形を、下記式(1)に示す1次関数により近似する。
【数1】
JP2015119243A1_000003t.gif
この1次関数によれば、理想的には各制御パルス電圧TW(1),TW(2),TW(3)の印加に応じて蓄積される電子数は、時間差tがT-T<t≦Tの範囲で、下記式(2)によって計算できる。
【数2】
JP2015119243A1_000004t.gif

【0036】
そこで、算出回路11は、上記式(2)の関係を利用することにより、光の飛行時間である時間差tを、下記式(3)を用いて算出する。このとき、算出回路11は、蓄積電子数N,Nのそれぞれを蓄積電子数Nで補正した値の比rを計算する。
【数3】
JP2015119243A1_000005t.gif
さらに、算出回路11は、算出された時間差tを基に対象物Saまでの距離Lを、光の速さをc[m/s]として、下記式(4)により算出して出力する。
【数4】
JP2015119243A1_000006t.gif
なお、上記式(4)によって測定可能な距離Lの範囲は、下記式(5)で計算される値の範囲となり、画素Xijのインパルス応答の応答時間Tに比例する。
【数5】
JP2015119243A1_000007t.gif
また、ショットノイズが支配的な状態において測定可能な距離Lの分解能σは、下記式(6)で計算される値となり、蓄積電子数Nの平方根に反比例し、画素Xijのインパルス応答の応答時間Tに比例する。例えば、蓄積電子数N=10、応答時間T=100psec、パラメータrの取りうる値を0~0.5とした場合は、測定可能な距離Lの範囲は15mm、測定可能な分解能σは=10.6μm~13μmとなる。
【数6】
JP2015119243A1_000008t.gif

【0037】
次に、補正回路部41を構成するメモリ43に記憶されるデジタル値の設定方法について説明する。

【0038】
上述したように、パルス光の発光タイミングの遅延を変化させると、蓄積電子数Nの出力が変化する。この出力値Nの微分は光電流Iphと等価であることから、各画素Xij毎において発光タイミングの遅延時間を変化させながら出力値Nを取得し、この出力値Nの変調特性から微分値が最大となる遅延時間tpeak(i,j,D)(D:メモリ43に設定されているデジタル値)を測定することで、各画素列毎に設定するメモリ43のデジタル値の選定が行われる。なお、この変調特性は、制御パルス電圧TW(2)の遅延量を変化させても求めることができる。

【0039】
例えば、カメラ装置1への入力を、全画素から等距離にある光源の直接光、もしくは全画素から等距離にある物体の反射光とし、補正回路部41のメモリのデジタル値を初期値DC0とした場合には、遅延時間tpeak(i,j,Dc0)の画素Xij間のずれは、スキューΔT(i,j,Dc0)と等価となる。そして、メモリ43のデジタル値を変化させると、制御パルス電圧TW(2)の遅延量に応じて遅延時間tpeak(i,j,D)が変化するため、各画素列毎のメモリ43のデジタル値を、観測された遅延時間tpeak(i,j,D)から決定することができる。

【0040】
詳細には、上記式(4)中のTは、実際にはクロックスキューのために画素ごとに異なる値をとる。それを考慮すると画素Xijに関して計算される距離L(i,j)は、下記式(7);
【数7】
JP2015119243A1_000009t.gif
によって計算される。ここで、T1,maxは下記式(8);
【数8】
JP2015119243A1_000010t.gif
で与えられる値であり、最も遅延の大きい画素XijのTの値を示している。また、スキューΔT(i,j,Dc0)は、T1,maxからのずれ量、すなわち、補正すべき画素間のスキューを示している。上記式(7)から分かるように、スキューが生じることによって物体が全画素Xijから等距離に存在していたとしても計算される距離に誤差が生じる。スキューが大きいとある画素Xijにおいては計算可能な範囲外となり、全画素Xijで距離を計測することができなくなるため、画素アレイ部5でスキューを補正する必要性が生じる。

【0041】
本実施形態のように、補正回路部41が列毎に存在する場合には、列毎にメモリ43のデジタル値Dを設定することが可能になり、距離は、下記式(9);
【数9】
JP2015119243A1_000011t.gif
により算出される。ここで、Dc0はメモリ43のデジタル値の初期値であり、最も遅延している画素XijのTは、下記式(10);
【数10】
JP2015119243A1_000012t.gif
で与えられ、調節値tcali_skew(j,D)は、デジタル値Dのときの補正回路部41による遅延量で列毎に同一の値をとる。また、調節値tcali_dig(i,j)は、デジタル補正による遅延調節値であり、画素ごとに独立した値をとることができる。

【0042】
本実施形態においては、デジタル値Dは、列間のスキューが最も小さくなるように、下記式(11);
【数11】
JP2015119243A1_000013t.gif
を満たすように設定される。ここで、Nは、画素Xijの垂直方向の数である。調節値tcali_skew(j,D)はメモリ43のビット数で決まる分解能を有し、さらに列間のスキューのみを補正するため、ある程度の補正誤差が生じる。この補正誤差はデジタル領域で補正する。すなわち、調節値tcali_dig(i,j)が、下記式(12);
【数12】
JP2015119243A1_000014t.gif
で計算される値となるように設定されることで、スキューによる画素間の距離誤差は完全に除去される。

【0043】
ここで、上述した設定方法では、出力値Nの変調特性から微分値が最大となる遅延時間を求めていた。その他の方法として、カメラ装置1への入力を全画素から等距離にある光源の直接光、もしくは全画素から等距離にある物体の反射光とし、各画素Xijにおける光量を一定とした状態で、出力値Nが全画素で等しくなるデジタル値Dを選定するだけでもよい。

【0044】
以上説明したカメラ装置1によれば、複数の列毎に配列された複数の画素Xijのゲート電極31にタイミング発生回路8から制御パルス電圧TWが印加されることにより、各画素Xijにおける受光用表面埋込領域23から電荷蓄積領域25への電荷の転送タイミング、及び受光用表面埋込領域23から排出ドレイン領域27への電荷の転送タイミングが制御される。その際、各画素Xijに印加される制御パルス電圧TWは、画素Xijの複数の列毎に設けられた補正回路部41を経由することにより、列毎に可変の遅延時間が設定される。これにより、タイミング発生回路8と画素Xijとの間に設けられるバッファ回路45の特性差等によって生じやすい列毎の伝送遅延の差を打ち消すことができ、画素Xijの列間での制御信号のスキューの発生を防止できる。その結果、時間分解能が高められた高精度のイメージングを可能にする。

【0045】
また、補正回路部41は、メモリ43に保持する値を調整することによりタイミング発生回路8と画素Xijの各列との間の信号遅延特性を列毎に変化させることができる。これにより、画素Xijの列間のスキュー(遅延時間の差)を容易に打ち消すことができる。

【0046】
図11には、本実施形態に係るカメラ装置1の画素アレイ部5で生じるスキューの測定結果を示し、(a)は、列スキュー補正回路12を備えない比較例における測定結果、(b)は、列スキュー補正回路12を備える本実施形態の測定結果を、それぞれ示している。この結果から、本実施形態のカメラ装置1においては、画素アレイ部5に含まれる全画素Xijにおけるスキューが効果的に低減されることが分かった。特に、列スキュー補正回路12を備えない場合の画素の列間でのスキューの発生が著しいが、本実施形態では、そのような列間のスキューがほとんど解消されている。

【0047】
なお、本発明は上述した実施形態に限定されるものではない。

【0048】
例えば、図12には、本発明の変形例における画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示している。この変形例は、列スキュー補正回路12に加えて、行スキュー補正回路71をさらに備える。この行スキュー補正回路71は、画素Xijの複数の行毎に対応して設けられた補正回路部(第2の遅延調整部)72を複数有し、補正回路部72は、それぞれ、各画素行における遅延時間を決定するデジタル値を保持するメモリ73と、メモリ73から読み出したデジタル値をD/A変換するD/A変換器74を含んでいる。また、各画素Xijには、D/A変換器74に接続されたバッファ回路35の駆動用の電流源75が備えられ、この電流源75は、バッファ回路35とともに、タイミング発生回路8から供給される制御パルス電圧TWの遅延時間を行毎に変化させる遅延調整回路76を構成する。このような変形例によれば、補正回路部72のメモリ73に保持されたデジタル値に応じて、タイミング発生回路8と各画素Xijとの間の信号遅延特性が画素行毎に調整可能とされる。従って、タイミング発生回路8から供給される制御パルス電圧TWを、複数の画素行毎に可変の時間で遅延させ、その制御パルス電圧TWを画素Xijのゲート電極31に印加することができる。

【0049】
図12に示す構成によれば、タイミング発生回路8と画素Xijとの間のクロック供給線の寄生素子等に起因して生じる行毎の伝送遅延の差を打ち消すことができ、画素Xijの行間での制御パルス電圧TWのスキューの発生を防止できる。その結果、さらに時間分解能が高められた高精度のイメージングを可能にする。さらに、補正回路部72のメモリ73に保持する値を調整することにより遅延調整回路76の信号遅延特性を行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。

【0050】
また、図13には、本発明の他の変形例における画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示している。この変形例は、列スキュー補正回路12に加えて、各画素Xij内に設けられる補正回路部(第2の遅延調整部)77を複数備える。この補正回路部77は、それぞれ、各画素における遅延時間を決定するデジタル値を保持するメモリ78と、メモリ78から読み出したデジタル値に応じてタイミング発生回路8から供給される制御パルス電圧TWの遅延時間を画素毎に変化させる遅延調整回路79とを含んで構成される。詳細には、遅延調整回路79は、各画素Xij内においてバッファ回路35と半導体素子15との間に接続され、タイミング発生回路8と各画素Xijとの間の信号遅延特性を画素毎に調整する。

【0051】
図13に示す構成によれば、メモリ78に保持するデジタル値を調整することにより遅延調整回路79の信号遅延特性を行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。

【0052】
また、図14には、本発明の他の変形例における画素アレイ部5内の各画素Xijとタイミング発生回路8との接続構成を示している。この変形例では、互いに隣接する複数の画素が画素群(例えば、8つの画素Xijからなる画素群)を構成し、それらの画素群が二次元的に配列されて画素アレイ部5が構成されている。そして、列スキュー補正回路12が画素群の行毎に設けられ、それに加えて、画素群毎に画素アレイ部5内に設けられる補正回路部(第2の遅延調整部)80を複数備える。この補正回路部80は、それぞれ、各画素群を構成する画素Xijにおける遅延時間を決定するデジタル値を保持するメモリ81と、メモリ81から読み出したデジタル値に応じてタイミング発生回路8から供給される制御パルス電圧TWの遅延時間を画素群を構成する画素Xij毎に変化させる遅延調整回路82とを含んで構成される。詳細には、遅延調整回路82は、各画素Xij群内においてバッファ回路35と8つの画素Xijの半導体素子15との間に接続され、タイミング発生回路8と画素群を構成する全画素Xijとの間の信号遅延特性を画素群毎に調整する。

【0053】
図14に示す構成によっても、メモリ81に保持するデジタル値を調整することにより遅延調整回路82の信号遅延特性を画素群の行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。

【0054】
なお、本発明は、TOF(Time Of Flight)法を用いたイメージセンサに限定されるものではなく、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサにも適用可能である。また、本発明は、複数のゲート電極及び複数の電荷蓄積領域を含み、2以上のゲート制御信号が用いられる電荷変調素子、例えばラテラル(横方向)電界制御電荷変調素子等にも適用可能である。
【符号の説明】
【0055】
Sa…対象物、1…カメラ装置(イメージセンサ)、5…画素アレイ部、8…タイミング発生回路(クロック入力部)、12…列スキュー補正回路、15…半導体素子、D1…埋め込みフォトダイオード(受光部)、23…受光用表面埋込領域(受光部)、25…電荷蓄積領域(電荷蓄積部)、27…排出ドレイン領域(電荷排出部)、31…ゲート電極、35…バッファ回路、41…補正回路部(第1の遅延調整部)、43…メモリ(記憶部)、44…遅延調整回路、45…バッファ回路、72…補正回路部(第2の遅延調整回路)、73…メモリ(記憶部)、76…遅延調整回路、77,80…補正回路部(第2の遅延調整回路)、78,81…メモリ(記憶部)、79,82…遅延調整回路、Xij…画素(光電変換素子)。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図12】
10
【図13】
11
【図14】
12
【図11】
13