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明細書 :ピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6140885号 (P6140885)
登録日 平成29年5月12日(2017.5.12)
発行日 平成29年6月7日(2017.6.7)
発明の名称または考案の名称 ピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路
国際特許分類 H01L  45/00        (2006.01)
FI H01L 45/00 Z
請求項の数または発明の数 16
全頁数 29
出願番号 特願2016-507499 (P2016-507499)
出願日 平成27年3月6日(2015.3.6)
国際出願番号 PCT/JP2015/056694
国際公開番号 WO2015/137256
国際公開日 平成27年9月17日(2015.9.17)
優先権出願番号 2014052529
優先日 平成26年3月14日(2014.3.14)
優先権主張国 日本国(JP)
審査請求日 平成28年10月5日(2016.10.5)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
発明者または考案者 【氏名】周藤 悠介
【氏名】黒澤 実
【氏名】舟窪 浩
【氏名】山本 修一郎
【氏名】菅原 聡
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
審査官 【審査官】上田 智志
参考文献・文献 特開2007-317729(JP,A)
米国特許出願公開第2010/0328984(US,A1)
米国特許出願公開第2011/0133603(US,A1)
菅原聡 他2名,ピエゾエレクトロニックトランジスタとそのロジック応用 Piezoelectronic Transistor and Its Logic,<第61回>応用物理学会春季学術講演会 講演予稿集,2014年 3月 3日,p. 090
調査した分野 H01L 45/00
G11C 11/15,13/00
H03K 3/356
特許請求の範囲 【請求項1】
キャリアが伝導するピエゾ抵抗体と、
前記ピエゾ抵抗体に前記キャリアを注入するソースと、
前記ピエゾ抵抗体から前記キャリアを受けるドレインと、
前記ピエゾ抵抗体を囲むように設けられ、前記ピエゾ抵抗体に圧力を加える圧電体と、
前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、
を具備することを特徴とするトランジスタ。
【請求項2】
前記ゲートは、前記圧電体を囲むように設けられ、
前記圧電体は、前記ピエゾ抵抗体から前記ゲートに向かう方向または前記ゲートから前記ピエゾ抵抗体に向かう方向に誘電分極することを特徴とする請求項1記載のトランジスタ。
【請求項3】
前記ゲートは、前記ピエゾ抵抗体内のチャネルを伝導する前記キャリアの伝導方向に平行な方向に複数設けられ、
前記圧電体は、前記平行な方向に誘電分極することを特徴とする請求項1記載のトランジスタ。
【請求項4】
前記圧電体は、前記キャリアの伝導方向に直交する全ての方向から前記ピエゾ抵抗体を囲むように設けられていることを特徴とする請求項1から3のいずれか一項記載のトランジスタ。
【請求項5】
前記圧電体は、前記キャリアの伝導方向に直交する一部の方向から前記ピエゾ抵抗体を囲むように設けられていることを特徴とする請求項1から3のいずれか一項記載のトランジスタ。
【請求項6】
基板上に形成され、前記ピエゾ抵抗体を支持する支持体を具備し、
前記ピエゾ抵抗体の上面は曲面であり、
前記圧電体は、前記ピエゾ抵抗体の上面および前記支持体の側面を囲むことを特徴とする請求項1から3のいずれか一項記載のトランジスタ。
【請求項7】
前記支持体の高さは、前記ピエゾ抵抗体の幅より大きいことを特徴とする請求項6記載のトランジスタ。
【請求項8】
前記支持体の材料は、前記ピエゾ抵抗体の材料と同じことを特徴とする請求項6または7記載のトランジスタ。
【請求項9】
前記支持体の材料は、前記ピエゾ抵抗体の材料と異なることを特徴とする請求項6または7記載のトランジスタ。
【請求項10】
第1方向にキャリアが伝導するピエゾ抵抗体と、
前記ピエゾ抵抗体に前記キャリアを注入するソースと、
前記ピエゾ抵抗体から前記キャリアを受けるドレインと、
前記第1方向と交差する第2方向から前記ピエゾ抵抗体に圧力を加える圧電体と、
前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、
を具備することを特徴とするトランジスタ。
【請求項11】
前記ソースと前記ドレインとは、前記ピエゾ抵抗体における前記ソースと前記ドレインとの中間の面に対して対称な構造であり、
前記ピエゾ抵抗体、前記圧電体および前記ゲートは、それぞれ前記中間の面に対して対称な構造であることを特徴とする請求項1から10のいずれか一項記載のトランジスタ。
【請求項12】
第1電源と第2電源との間に接続された回路と、
請求項1から11のいずれか一項記載のトランジスタであって、前記ソースおよび前記ドレインのいずれか一方が前記第1電源に接続され、前記ソースおよび前記ドレインの他方が前記回路の電源端子に接続され、前記回路に供給される電力を遮断する信号が前記ゲートに入力するトランジスタと、
を具備することを特徴とする電子回路。
【請求項13】
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
を具備し、前記回路は前記双安定回路であることを特徴とする請求項12記載の電子回路。
【請求項14】
前記不揮発性素子は、前記双安定回路内のノードと制御線との間に接続されていることを特徴とする請求項13記載の電子回路。
【請求項15】
不揮発性素子と、
請求項1から11のいずれか一項記載のトランジスタであって、前記不揮発性素子と直列に前記ソースまたは前記ドレインが接続された前記トランジスタと、
を備える不揮発性メモリセルを具備することを特徴とする電子回路。
【請求項16】
請求項1から11のいずれか一項記載のトランジスタであって、互いに相補型である第1および第2トランジスタを具備し、
前記第1および第2トランジスタの前記圧電体の誘電分極方向は、互いに逆向きであり、前記ソースを基準として、前記ゲートに正の電圧または負の電圧を加えた場合に、前記圧電体が前記ピエゾ抵抗体に圧力を印加できるような方向であることを特徴とする電子回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、トランジスタおよび電子回路に関し、例えばピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路に関する。
【背景技術】
【0002】
特許文献1には、ピエゾ抵抗体をチャネルとして用い、ピエゾ抵抗体に圧力を印加する圧電体をゲートに設けたトランジスタが開示されている。
【先行技術文献】
【0003】

【特許文献1】米国特許8159854号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1のトランジスタにおいては、高降伏強度材料からなる支持構造を用いて、ピエゾ抵抗体チャネルに圧電体ゲートから圧力を加える(なお、以下、圧電体とゲートとをまとめて圧電体ゲートと呼ぶ)。このため、圧力の印加効率は十分ではなく、また、集積化の障害となる。さらに、ソースとドレインを入れ替えると特性が変わってしまう。このため、ソースとドレインを等価にする回路に特許文献1のトランジスタを用いることが難しい。
【0005】
本発明は、上記課題に鑑みなされたものであり、高降伏強度材料によるデバイス(トランジスタ)の支持構造を用いず、圧電体ゲートからピエゾ抵抗体チャネルへ効果的に圧力を印加可能で、さらに、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することを目的とする。または、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明は、キャリアが伝導するピエゾ抵抗体と、前記ピエゾ抵抗体に前記キャリアを注入するソースと、前記ピエゾ抵抗体から前記キャリアを受けるドレインと、前記ピエゾ抵抗体を囲むように設けられ、前記ピエゾ抵抗体に圧力を加える圧電体と、前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、を具備することを特徴とするトランジスタである。
【0007】
上記構成において、前記ゲートは、前記圧電体を囲むように設けられ、前記圧電体は、前記ピエゾ抵抗体から前記ゲートに向かう方向または前記ゲートから前記ピエゾ抵抗体に向かう方向に誘電分極する構成とすることができる。
【0008】
上記構成において、前記ゲートは、前記ピエゾ抵抗体内のチャネルを伝導する前記キャリアの伝導方向に平行な方向に複数設けられ、前記圧電体は、前記平行な方向に誘電分極する構成とすることができる。
【0009】
上記構成において、前記圧電体は、前記キャリアの伝導方向に直交する全ての方向から前記ピエゾ抵抗体を囲むように設けられている構成とすることができる。
【0010】
上記構成において、前記圧電体は、前記キャリアの伝導方向に直交する一部の方向から前記ピエゾ抵抗体を囲むように設けられている構成とすることができる。
【0011】
上記構成において、基板上に形成され、前記ピエゾ抵抗体を支持する支持体を具備し、前記ピエゾ抵抗体の上面は曲面であり、前記圧電体は、前記ピエゾ抵抗体の上面および前記支持体の側面を囲む構成とすることができる。
【0012】
上記構成において、前記支持体の高さは、前記ピエゾ抵抗体の幅より大きい構成とすることができる。
【0013】
上記構成において、前記支持体の材料は、前記ピエゾ抵抗体の材料と同じ構成とすることができる。
【0014】
上記構成において、前記支持体の材料は、前記ピエゾ抵抗体の材料と異なる構成とすることができる。
【0015】
上記構成において、前記ソースと前記ドレインとは、前記ピエゾ抵抗体における前記ソースと前記ドレインとの中間の面に対して対称な構造であり、前記ピエゾ抵抗体、前記圧電体および前記ゲートは、それぞれ前記中間の面に対して対称な構造である構成とすることができる。
【0016】
本発明は、第1電源と第2電源との間に接続された回路と、上記トランジスタであって、前記ソースおよび前記ドレインのいずれか一方が前記第1電源に接続され、前記ソースおよび前記ドレインの他方が前記回路の電源端子に接続され、前記回路に供給される電力を遮断する信号が前記ゲートに入力する前記トランジスタと、を具備することを特徴とする電子回路である。
【0017】
上記構成において、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を具備し、前記回路は前記双安定回路である構成とすることができる。
【0018】
上記構成において、前記不揮発性素子は、前記双安定回路内のノードと制御線との間に接続されている構成とすることができる。
【0019】
本発明は、不揮発性素子と、上記トランジスタであって、前記不揮発性素子と直列に前記ソースまたは前記ドレインが接続されたトランジスタと、を備える不揮発性メモリセルを具備することを特徴とする電子回路である。
【0020】
本発明は、上記トランジスタであり、互いに相補型である第1および第2トランジスタを具備し、前記第1および第2トランジスタの前記圧電体の誘電分極方向は、互いに逆向きであり、前記ソースを基準として、前記ゲートに正の電圧または負の電圧を加えた場合に、前記圧電体が前記ピエゾ抵抗体に圧力を印加できるような方向であることを特徴とする電子回路である。
【0021】
本発明は、第1方向にキャリアが伝導するピエゾ抵抗体と、前記ピエゾ抵抗体に前記キャリアを注入するソースと、前記ピエゾ抵抗体から前記キャリアを受けるドレインと、前記第1方向と交差する第2方向から前記ピエゾ抵抗体に圧力を加える圧電体と、前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、を具備することを特徴とするトランジスタである。
【発明の効果】
【0022】
本発明によれば、高降伏強度材料によるデバイス(トランジスタ)の支持構造を用いず、圧電体ゲートからピエゾ抵抗体チャネルへ効果的に圧力を印加可能で、さらに、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することができる。または、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することができる。
【図面の簡単な説明】
【0023】
【図1】図1は、比較例1に係るトランジスタの断面図である。
【図2】図2は、実施例1に係るトランジスタの斜視図である。
【図3】図3(a)は、実施例1に係る第1型トランジスタの斜視断面図、図3(b)は、断面図、図3(c)は、回路記号である。
【図4】図4(a)は、実施例1に係る第2型トランジスタの斜視断面図、図4(b)は、断面図、図4(c)は、回路記号である。
【図5】図5(a)から図5(f)は、実施例1の変形例に係るトランジスタの模式図である。
【図6】図6(a)および図6(b)は、それぞれ実施例1および比較例1のシミュレーションに用いたサイズを示す図である。簡略化のため、ソース、ドレイン、ゲートおよび金属コンタクトは示していない。
【図7】図7(a)および図7(b)は、それぞれ実施例1および比較例1におけるLPEに対するαを示す図である。
【図8】図8(a)および図8(b)は、それぞれ実施例1および比較例1におけるlPRに対するαを示す図である。
【図9】図9(a)および図9(b)は、それぞれ実施例1および比較例1におけるドレイン電圧Vに対するドレイン電流Iを示す図である。
【図10】図10(a)および図10(b)は、それぞれ実施例1および比較例1におけるLPEに対するSを示す図である。
【図11】図11(a)および図11(b)は、それぞれ実施例1および比較例1におけるlPRに対するSを示す図である。
【図12】図12(a)から図12(c)は、リングオシレータの時間に対する出力電圧を示す図である。
【図13】図13(a)および図13(b)は、実施例2に係る電子回路のブロック図である。
【図14】図14は、実施例3に係る電子回路の回路図である。
【図15】図15は、実施例3の変形例に係る電子回路の回路図である。
【図16】図16(a)は、実施例4に係る不揮発性メモリセルの回路図、図16(b)は、断面斜視図である。
【図17】図17(a)から図17(f)は、実施例5に係る電子回路を示す回路図(その1)である。
【図18】図18(a)から図18(f)は、実施例5に係る電子回路を示す回路図(その2)である。
【図19】図19(a)から図19(c)は、実施例6およびその変形例に係るトランジスタの断面図である。
【図20】図20(a)は、実施例7に係るトランジスタの斜視断面図、図20(b)および図20(c)は、断面図である。
【図21】図21(a)は、実施例7の変形例1に係るトランジスタの斜視断面図、図21(b)は、断面図である。
【図22】図22(a)は、実施例7の変形例2に係るトランジスタの斜視断面図、図22(b)および図22(c)は、断面図である。
【図23】図23は、実施例7の変形例3に係るトランジスタの断面図である。
【図24】図24(a)は、シミュレーション2を用いたドレイン特性を示す図であり、図24(b)は、シミュレーション1と2を比較したドレイン特性を示す図である。
【図25】図25は、インバータ回路の伝達特性を示す図である。
【図26】図26(a)および図26(b)は、それぞれシミュレーション1および2における双安定回路のバタフライカーブを示す図である。
【図27】図27は、実施例8に係る電子回路のブロック図である。
【発明を実施するための形態】
【0024】
近年のマイクロプロセッサやSoC(System on a Chip)などのCMOS(Complementary Metal Oxide Semiconductor)ロジックシステムは、トランジスタの微細化と高性能化を両立させることで発展してきた。このような両立は、トランジスタの微細化に基づく電流駆動能力の向上と高密度集積化に負うところが大きい。しかし、トランジスタの微細化(テクノロジーノードの更新)とともに、消費電力が増大している。この消費電力の増大は、ロジックシステムの性能やトランジスタの集積密度を制限する重大な問題になる。さらに、近年のCMOSロジックシステムにおける重要な応用の1つであるスマートフォンなどのモバイル機器においては、ロジックシステムの消費電力は、バッテリーの利用時間を決める要因の一つにもなっている。

【0025】
CMOSロジックシステムにおける電源電圧の低電圧化は、CMOSロジックシステムの低消費電力化に極めて有効な手段の1つである。しかし、低電圧化は、ロジックシステムの動作周波数(速度)を激しく劣化させてしまう。また、低電圧化は、デバイスのばらつきに対する耐性を著しく劣化させてしまう。このような電源電圧の低電圧化による問題が生じる主要因は、トランジスタの電流駆動能力の劣化である。そこで、より小さな入力電圧で、より大きな電流を駆動できるような、“高感度”なトランジスタの開発が盛んに行われている。さらに、低電圧動作における全消費電力に対する動的電力と静的電力の割合は、駆動電圧の低減とともに静的電力が大きくなる。このことから、低電圧動作においても、リーク(サブスレッショルドリーク)が十分に低いトランジスタが求められる。以上のような観点から、いくつかの新規なデバイスが研究および開発されている。しかしながら、電流駆動能力が高くてもリークが大きいデバイスや、リークは少なくても電流駆動能力が低いデバイスが多い。

【0026】
電源電圧が0.2V程度の超低電圧の領域では、大幅な消費電力の低減が見込める。しかし、従来のCMOS技術ではこのような超低電圧動作させると電流駆動能力の低下にともなう回路性能の劣化が激しく、活用は困難である。このような回路性能の劣化は、半導体をチャネルに用いる限り,どのような半導体材料を用いても根本的に解決することは難しい。金属チャネルは、抵抗が低く、低電圧でも高い電流駆動能力を実現できる可能性がある。しかし、金属チャネルを用いると、リークを十分に下げることは原理的に難しい。したがって,金属的に抵抗が低い状態と、絶縁体的に抵抗が高い状態と、の2つの状態を形成可能な金属-絶縁体転移する材料をトランジスタのチャネルに用いることが考えられる。このようなトランジスタは、超低電圧駆動に適したデバイスであると考えられる。最近、大きなピエゾ効果をもつ圧電体をゲートに利用し、圧力によって金属-絶縁体転移を引き起こすピエゾ抵抗効果を有するピエゾ抵抗体をチャネルに利用するPET(Piezoelectronic Transistor)と呼ばれる新しいトランジスタが提案されている(特許文献1)。

【0027】
図1は、比較例1に係るトランジスタ(PET)の断面図である。比較例1は、特許文献1の構造を応用した例である。図1に示すように、ソース14とドレイン16との間にピエゾ抵抗体10が設けられている。ソース14下(ピエゾ抵抗体10と反対側)に圧電体12が設けられている。圧電体12の下にゲート18が設けられている。ゲート18からドレイン16までの積層体は高降伏強度材料からなる支持構造体20により支持されている。ソース14とゲート18との間に電圧を印加すると、圧電体12が変位する。これにより、圧電体12からピエゾ抵抗体10に圧力が加わる。

【0028】
PETでは、圧力によって金属-絶縁体転移するピエゾ抵抗体10をチャネルに用いる。ピエゾ抵抗体10は、オン時の金属相における抵抗は極めて低く、大きな電流駆動能力が期待できる。このピエゾ抵抗体の圧力に対する抵抗変化率は巨大で、オフ時のチャネル抵抗を極めて高くできる。このため、十分なオン/オフ電流比が期待できる。さらに、PETでは圧電体12の誘電分極の向きを反対にすることで、MOSFETにおけるpチャネル動作とnチャネル動作と同様の動作を実現できる。このため、CMOS回路のように相補型のトランジスタを用いた回路も構成可能である。

【0029】
PETにおいて高い電流駆動能力と急峻なサブスレッショルド特性を実現するためには、大きな圧電効果を有する圧電体12を用いることが求められる。このような圧電体12の特性のみならず、圧電体12から、効率よくピエゾ抵抗体に圧力を加えることができるデバイス構造も極めて重要になる。これまでに提案されたPETでは、ピエゾ抵抗体に圧力を加えるため、高降伏強度材料などからなる支持構造体20などのデバイスの支持構造が用いられる。このような支持構造は、集積回路の高密度集積化に適さない。さらに、支持構造体20の存在によって生じる各種寄生素子による性能劣化を生じる可能性がある。また、このような支持構造は、圧電体12から高効率にピエゾ抵抗体からなるチャネルに圧力を加えるのに適した構造にもなっていない。したがって、PETではこのようなデバイスの支持構造を用いず、チャネルに効率よく圧力を加えることのできるデバイス構造の実現が重要となる。

【0030】
以下に説明する実施例では、デバイスの支持構造を用いず、集積回路に適したデバイス構造を有するPETが実現できる。さらに、圧電体ゲートからピエゾ抵抗体チャネルに高効率に圧力を印加できる構造を有するPETを実現できる。このデバイス構造のPETによって、高い電流駆動能力と急峻なサブスレッショルド特性を実現できる。さらに、PETの低インピーダンス性を利用したパワーゲーティング回路、PETの低電圧下における高速動作性を利用した低消費電力の記憶回路および論理回路が実現できる。
【実施例1】
【0031】
実施例1は、PETの例である。図2は、実施例1に係るトランジスタの斜視図である。図3(a)は、実施例1に係る第1型トランジスタの斜視断面図、図3(b)は、断面図、図3(c)は、回路記号である。図4(a)は、実施例1に係る第2型トランジスタの斜視断面図、図4(b)は、断面図、図4(c)は、回路記号である。
【実施例1】
【0032】
図2から図4(c)に示すように、ピエゾ抵抗体10内の中心軸をz軸とし、径方向をr方向とする。ピエゾ抵抗体10は円筒形状である。ピエゾ抵抗体10の両端にはソース14とドレイン16とが設けられている。ソース14はピエゾ抵抗体10にキャリア(例えば電子)を注入する。ドレイン16はピエゾ抵抗体10からキャリアを受け取る。ピエゾ抵抗体10内をソース14からドレイン16方向にキャリアが伝導する。キャリアの伝導方向はz方向である。ソース14とピエゾ抵抗体10との間には金属コンタクト層15が設けられ、ドレイン16とピエゾ抵抗体10との間には金属コンタクト層17が設けられている。金属コンタクト層15および17は、圧電体12に接触しており、ピエゾ抵抗体10が絶縁相の場合に圧電体12に有効にゲート電圧を加えるために用いられる。金属コンタクト層15および17は、ピエゾ抵抗体10に効果的に圧力が加えられるように、ヤング率が小さいことが好ましい。圧電体12がピエゾ抵抗体10を囲むように設けられている。圧電体12はドーナツ形状である。圧電体12の周りにゲート18が設けられている。
【実施例1】
【0033】
図3(a)および図3(b)に示すように、第1型トランジスタ11aにおいて、圧電体12の誘電分極方向22は-r方向である。例えば、ソース14を基準としてゲート18とソース14との間に正の電圧が印加されると、圧電体12はピエゾ抵抗体10に圧力を加える。これにより、ピエゾ抵抗体10は金属相となる。よって、ソース14からドレイン16にキャリアが伝導する。ゲート18とソース14との間に電圧が印加されないと、ピエゾ抵抗体10には圧力が加わらず、ピエゾ抵抗体10が絶縁相となる。これにより、ソース14からドレイン16へのキャリアの伝導が遮断される。このように、第1型トランジスタ11aは、ソース14を基準にゲート18に正側の電圧が加わるとピエゾ抵抗体10はオンする(金属相になる)。このような動作はMOSFETにおけるnチャネルFETの動作と同等とみなせる。そこで、第1型トランジスタ11aを便宜的にnチャネルと称し、図3(c)のような回路記号で表す。図3(c)において、ソースSはソース14、ドレインDはドレイン16およびゲートGはゲート18にそれぞれ対応する。
【実施例1】
【0034】
図4(a)および図4(b)に示すように、第2型トランジスタ11bにおいて、圧電体12の誘電分極方向22は+r方向である。例えば、ソース14を基準としてゲート18とソース14との間に負の電圧を印加すると、ピエゾ抵抗体10に圧力が加わる。これにより、ピエゾ抵抗体10は金属相となる。ゲート18とソース14との間に電圧が印加されないと、ピエゾ抵抗体10には圧力が加わらず、ピエゾ抵抗体10が絶縁相となる。これにより、ソース14からドレイン16へのキャリアの伝導が遮断される。このように、第2型トランジスタ11bは、ソース14を基準にゲート18に負側の電圧が加わるとピエゾ抵抗体10がオンする(金属相になる)。このような動作は、MOSFETにおけるpチャネルFETの動作と同等とみなせる。そこで、第2型トランジスタ11bを便宜的にpチャネルと称し、図4(c)のような回路記号で表す。
【実施例1】
【0035】
このように、以下の説明におけるPETのnチャネルおよびpチャネルは、ピエゾ抵抗体10からなるチャネルを伝導するキャリアが電子かホールかではなく、MOSFETのnチャネルFETの動作と同じかpチャネルFETの動作と同じかにより規定している。
【実施例1】
【0036】
図5(a)から図5(f)は、実施例1の変形例に係るトランジスタの模式図である。図5(a)および図5(c)は、斜視断面図、図5(b)および図5(d)は、断面図、図5(e)および図5(f)は、回路記号である。図5(a)および図5(b)に示すように、トランジスタ11cでは、圧電体12の誘電分極方向は-z方向である。圧電体12のz方向に対向するようにゲート18aおよび18bが設けられている。ゲート18bを基準としてゲート18aと18b間に正の電圧を印加することにより、圧電体12はピエゾ抵抗体10に圧力を加えることができる。
【実施例1】
【0037】
図5(c)および図5(d)に示すように、トランジスタ11dでは、圧電体12の誘電分極方向はz方向である。ゲート18bを基準としてゲート18aと18b間に負の電圧を印加することにより、圧電体12はピエゾ抵抗体10に圧力を加えることができる。よって、トランジスタ11cと11dとは互いに相補型のトランジスタとなる。
【実施例1】
【0038】
図5(e)および図5(f)において、G1がゲート18aに対応し、G2がゲート18bに対応する。例えば、G2をグランドのような参照電圧(またはソースなど)に接続した場合、G2を記載せず、図3(c)および図4(c)のような回路記号で表すこともできる。以下、G2をソースと同電位として、表記を省略する。
【実施例1】
【0039】
実施例1では、ゲート18は、圧電体12を囲むように設けられている。圧電体12は、外方向または内方向(例えばピエゾ抵抗体10内に対し放射状)に誘電分極する。実施例1の変形例では、ゲート18aおよび18bは、z方向に対向する圧電体12の面(すなわちz方向に垂直な面)にz方向に平行に複数設けられている。圧電体12は、z方向に誘電分極する。このように、圧電体12の誘電分極方向は適宜設定する。圧電体12内の誘電分極方向を反対の方向とすることにより、簡単に相補的なトランジスタを形成できる。
【実施例1】
【0040】
実施例1およびその変形例では、圧電体12がピエゾ抵抗体10を囲みピエゾ抵抗体10に周囲から圧力を加える。このため、比較例1のようなデバイスの支持構造を用いなくともよい。ピエゾ抵抗体10を円筒形状、圧電体12をドーナツ形状を例に説明したが、ピエゾ抵抗体10および圧電体12の形状はこれらには限られない。例えば、ピエゾ抵抗体10は四角柱等の多角柱でもよい。また、多角柱の角は丸く縁取りされていてもよい。この場合、実施例1では圧電体12内の誘電分極の方向は、ピエゾ抵抗体10からゲート18に向かう方向またはゲート18からピエゾ抵抗体10に向かう方向となる。実施例1の変形例では、誘電分極方向はz方向となる。ピエゾ抵抗体10に均一に圧力を加えるため、ピエゾ抵抗体および圧電体12は、z軸に対し回転対称であることが好ましい。
【実施例1】
【0041】
実施例1およびその変形例(変形例においては金属コンタクト15および17が形成されている場合)において、金属コンタクト15および17を圧電体12に接触したまま形成し、ソース14およびドレイン16としてもよい。この場合、ソース14およびドレイン16と圧電体12との間が接触してもよい。このように、ソース14およびドレイン16にヤング率が小さい材料(例えば、ヤング率がピエゾ抵抗体10と同程度またはピエゾ抵抗体10より小さい材料)を用いれば、ソース14およびドレイン16と圧電体12とが接触していてもよい。ソース14およびドレイン16のヤング率が大きい場合、図3(a)、図3(b)、図4(a)、図4(b)、図5(a)から図5(d)のように、ソース14およびドレイン16と圧電体12との間に空隙を形成することが好ましい。なお、図5(a)から図5(d)において、ソース14およびドレイン16と圧電体12との間に空隙が形成されているが、ソース14およびドレイン16のヤング率がピエゾ抵抗体10と同程度またはピエゾ抵抗体10より小さい場合は、圧電体12とは接触していてもよい。
【実施例1】
【0042】
ピエゾ抵抗体10は、加えられる機械的な圧力により電気抵抗が変化するピエゾ抵抗効果を有する材料からなる。ピエゾ抵抗体10に圧力が加わることにより、ピエゾ抵抗体10の抵抗率が2桁以上変化することが好ましく、4桁以上変化することがより好ましく、5桁以上変化することがさらに好ましい。このような材料として、例えばSmSe、TmSe、SmS、CaRuO、(Ca,Ba,SrRu)O、Ni(SSe1-xC、または(V1-xCrをピエゾ抵抗体10に用いることができる。
【実施例1】
【0043】
圧電体12は、印加される電圧により機械的に変形する逆圧電効果を有する材料からなる。圧電体12の材料としては、例えば以下のABC型のぺロブスカイト構造物質を用いることができる。
(Pb,M1)(Ti,M2)O
(Bi,M1)(Zn,Ti,M2)O
(Bi,M1)(Na,Ti,M2)O
(K,M1)(Nb,M2)O
(Li,M1)(Nb,M2)O
(Li,M1)(Ta,M2)O
または
(Na,M1)(Nb,M2)O
ここで、M1は価数が1-3価のLi、Ca、Ba、Sr、Bi、Pbまたはランタノイド等である。M2は価数が2-6価のZr、Hf、Mg/Nb、Mg/Ta、In/Sc等である。
ぺロブスカイト構造物質以外の材料として、以下を用いることができる。
(Hf,M3)O
ここで、M3はSr、Si、Ba、Ca、Mg、Zr、Ce、Ti、Ge、Sn、Nb、Taまたはランタノイドである。
圧電体12の材料として、典型的にはPZT(チタン酸ジルコン酸鉛)、PSZT(ストロンチウム添加チタン酸ジルコン酸鉛)、PMT-PT(マグネシウムニオブ酸-チタン酸鉛)、またはPZN-PT(亜鉛ニオブ酸-チタン酸鉛)を用いることができる。ソース14、ドレイン16およびゲート18は、金属等の導電体である。
【実施例1】
【0044】
金属コンタクト層15および17は、ヤング率および抵抗率が小さいことが好ましい。このような、材料として、Al(68)、Mg(65)、Ag(76)、Au(80)、Pb(14)、Ca(23)、Sn(41)、Bi(31)、またはIn(10)を用いることができる。カッコ内はヤング率(GPa)を示す。例えば、金属コンタクト層15および17のヤング率は、ピエゾ抵抗体10と同程度またはピエゾ抵抗体10より小さいことが好ましい。
【実施例1】
【0045】
ピエゾ抵抗体10、圧電体12、金属コンタクト層15および17、並びにソース14、ドレイン16およびゲート18は、例えばスパッタリング法、CVD(Chemical Vapor
Deposition)法を用いて形成できる。
【実施例1】
【0046】
実施例1と比較例1のトランジスタ特性をシミュレーションした。ピエゾ抵抗体10をSmSe、圧電体12をPMT-PTとした。
【実施例1】
【0047】
図6(a)および図6(b)は、それぞれ実施例1および比較例1のシミュレーションに用いたサイズを示す図である。簡略化のため、ソース、ドレイン、ゲートおよび金属コンタクトは示していない。図6(a)に示すように、実施例1において、圧電体12がピエゾ抵抗体10に圧力を加える。圧力が加わるr方向のピエゾ抵抗体10の厚さlPR(半径に相当する)、r方向の圧電体12の厚さLPEとする。ピエゾ抵抗体10のz方向の厚さhPR、圧電体12のz方向の厚さHPEとする。z軸から圧電体12のr方向の中心までの距離RPEとする。圧電体12がピエゾ抵抗体10に圧力を加える面(すなわち圧電体12とピエゾ抵抗体10とが向き合う面)の面積をピエゾ抵抗体10について面積aPR、圧電体12についてAPEとする。aPR=2πlPRPRであり、APE=2πlPRPEである。よって、面積比aPR/APE=hPR/HPEとなる。
【実施例1】
【0048】
図6(b)に示すように、比較例1において、圧電体12がピエゾ抵抗体10に圧力を加える方向をx方向とする。ピエゾ抵抗体10のx方向の厚さlPR、圧電体12のx方向の厚さLPEとする。圧電体12とピエゾ抵抗体10とが向き合う(x方向に直交する面となる)ピエゾ抵抗体10の面積aPR、圧電体12の面積APEとする。
【実施例1】
【0049】
以上のように大きさのパラメータを規定することで、実施例1と比較例1の比較が可能となる。
【実施例1】
【0050】
まず、実施例1および比較例1のゲート18に印加されるゲート電圧Vに対してピエゾ抵抗体10に加わる圧力Pの比を示す係数αについて計算した。P=αVである。係数αが大きい方がピエゾ抵抗体10に効率的に圧力が加わることを示している。
【実施例1】
【0051】
図7(a)および図7(b)は、それぞれ実施例1および比較例1におけるLPEに対するαを示す図である。lPRは3nmに固定した。複数の実線は、矢印方向にaPR/APEを0.2から1.0まで0.2ステップで変えている。以下の実施例1および比較例1についての図も同じである。図7(a)に示すように、aPR/APEが小さい方がαは大きい。αはLPEには余り依存しない。図7(b)に示すように、aPR/APEが小さい方がαは大きい。αはLPEが大きくなると小さくなる。
【実施例1】
【0052】
図8(a)および図8(b)は、それぞれ実施例1および比較例1におけるlPRに対するαを示す図である。LPEは40nmに固定した。図8(a)に示すように、aPR/APEが小さい方がαは大きい。lPRが小さい方がαは大きい。図8(b)に示すように、aPR/APEが小さい方がαは大きい。lPRが小さい方がαは大きい。
【実施例1】
【0053】
図7(a)および図8(a)と、図7(b)および図8(b)と、を比較すると、例えば,LPE=40nm、lPR=3nmおよびaPR/APE=0.4では、実施例1では比較例1に比べ、αが2倍程度大きい。このように、実施例1では、比較例1に比べ、ピエゾ抵抗体10に効率的に圧力を印加できる。これにより、電流駆動能力を高くできる。
【実施例1】
【0054】
図9(a)および図9(b)は、それぞれ実施例1および比較例1におけるドレイン電圧Vに対するドレイン電流Iを示す図である。実施例1では、lPR=3nm、L=40nm、hPR=12nm、HPE=30nmおよびaPR/APE=0.4である。比較例1では、lPR=3nm、LPE=40nm、aPR=100nm、APE=250nmおよびaPR/APE=0.4である。複数ある実線は、ゲート電圧Vを0Vから0.2Vまで0.01Vステップで印加したものである。
【実施例1】
【0055】
図9(a)および図9(b)に示すように、実施例1のドレイン電流Iは比較例1より3倍大きい。このように、実施例1は比較例1に比べ電流駆動能力が3倍以上大きい。
【実施例1】
【0056】
次に、サブスレッショルドスロープSを計算した。サブスレッショルドスロープSが小さいと、ゲート18によりピエゾ抵抗体10をオフしたときのリーク電流が小さくなる。
【実施例1】
【0057】
図10(a)および図10(b)は、それぞれ実施例1および比較例1におけるLPEに対するSを示す図である。lPRは3nmに固定した。図10(a)に示すように、aPR/APEが小さい方がSは小さい。SはLPEを小さくすると減少する。図10(b)に示すように、aPR/APEが小さい方がSは小さい。LPEが小さい方がSは小さい。
【実施例1】
【0058】
図11(a)および図11(b)は、それぞれ実施例1および比較例1におけるlPRに対するSを示す図である。LPEは40nmに固定した。図11(a)に示すように、aPR/APEが小さい方がSは小さい。lPRが小さい方がSは小さい。図11(b)に示すように、aPR/APEが小さい方がSは小さい。lPRが小さい方がSは小さい。
【実施例1】
【0059】
図10(a)および図11(a)と、図10(b)および図11(b)と、を比較すると、例えば、LPE=40nm、lPR=3nm,aPR/APE=0.4では、実施例1では比較例1に比べ、Sは50程度とMOSFETの室温における限界値(60mV/decade)を下回る。一方、比較例1のSは100程度と、実施例1の2倍程度大きい。このように、実施例1では比較例1に比べ、サブスレッショルド特性を急峻にできる。よって、オフ時のリーク電流を抑制できる。
【実施例1】
【0060】
αおよびSの観点からaPR/APEは小さいことが好ましい。例えばaPR/APEは1より小さいことが好ましく、0.6程度以下がより好ましい。
【実施例1】
【0061】
次に、5段のインバータで構成したリングオシレータの発振周波数を計算した。インバータは、pチャネルPETとnチャネルPETを用いた相補型インバータとした。図12(a)から図12(c)は、リングオシレータの時間に対する出力電圧を示す図である。図12(a)は、実施例1のPETの計算結果を示す。計算したPETでは、lPR=3nm、LPE=10nm、hPR=6nm、HPE=30nmおよびaPR/APE=0.2である。電源電圧VDD=0.2Vである。圧電体12の電圧印加に応答するメカニカルな共振現象は、リングオシレータの発振周波数に影響するため、この効果を取り込んで計算を行った。図12(b)および図12(c)は、16nmノードのFinFETを用いた場合の計算結果であり、それぞれ電源電圧VDD=0.5Vおよび0.2Vである。
【実施例1】
【0062】
図12(a)に示すように、実施例1では、VDD=0.2Vであっても発振周波数は約60GHzである。図12(b)に示すように、FinFETでは、VDD=0.5Vで発振周波数は約25GHzである。図12(c)に示すように、VDD=0.2Vでは発振周波数は約1.3GHzである。このように、現在最も動作速度の速いトランジスタのひとつであるFinFETを用いても、VDDを小さくすると動作速度が急激に劣化する。一方、実施例1では、駆動電流能力が大きいため、VDDを小さくしても発振周波数は高い。構造の最適化を行うことで、VDD=0.2Vで100GHz程度の発振周波数を実現できる可能性がある。
【実施例1】
【0063】
実施例1によれば、圧電体12がピエゾ抵抗体10を囲むように設けられている。ゲート18に電圧を印加することにより、圧電体12がピエゾ抵抗体10に圧力を加える。これにより、比較例1と比べ、支持構造体を用いなくともよい。また、図7(a)から図8(b)のように、比較例1に比べ、高効率にピエゾ抵抗体10に圧力を加えることができる。よって、電流駆動能力を高くすることができる。さらに、図10(a)から図11(b)のように、比較例1に比べ、サブスレッショルド特性を向上できる。ピエゾ抵抗体10は圧力により金属相となるため、オン抵抗が非常に低い。このため、図12(a)のように、低い電源電圧(例えば0.2V以下)においても高速動作が可能となる。
【実施例1】
【0064】
また、比較例1では、図1のように、ゲート18、ソース14およびドレイン16がこの順番で積層されているため、ソース14からドレイン16方向にキャリアを流す場合と、ドレイン16からソース14方向にキャリアを流す場合と、が等価でなくなる(電流が異なる)。このように、ソース14とドレイン16とがゲート18に対し対称な構造となっていない。このため、ソース14とドレイン16とを入れ替えて同じ特性を得ようとすると、ゲート18に印加する電圧を変えることになる。このため、ソース14とドレイン16を入れ替えると、特性が大きく変わってしまう。
【実施例1】
【0065】
一方、実施例1では、チャネル中心に対するソース14とドレイン16方向が対称性待つようにデバイス構造を構成できる。また、ゲート18に対し、ソース14とドレイン16とが等価な構造のため、ソース14とドレイン16とを入れ替えても、ゲート18に同じ電圧を印加すれば、同じ特性が得られる。このように、ソース14とドレイン16を入れ替えても、特性はほとんど変化しない。
【実施例2】
【0066】
実施例2は、実施例1のPETをパワースイッチとしたパワーゲーティング回路の例である。図13(a)および図13(b)は、実施例2に係る電子回路のブロック図である。図13(a)に示すように、パワーゲーティング回路100aは、パワースイッチとしてpチャネルPET30bおよびパワードメイン回路32を有している。パワードメイン回路32は、2つの電源であるグランドGNDと電源VDDとの間に設けられている。パワードメイン回路32には、グランドGNDおよび電源VDDから電力が供給される。回路32と電源VDDとの間にpチャネルPET30bが設けられている。PET30bのソースが電源VDDに、ドレインが回路32に接続されている。ゲートには、回路32に供給する電力を制御する信号が入力する。PET30bと回路32の間のノードが仮想VDDとなる。回路32には、仮想VDDとグランドGNDとの電位差の電圧が印加される。
【実施例2】
【0067】
図13(b)に示すように、パワーゲーティング回路100bは、パワースイッチとしてnチャネルPET30aおよびパワードメイン回路32を有している。グランドGNDと回路32との間にnチャネルPET30aが設けられている。PET30aのソースがグランドGNDに、ドレインが回路32に接続されている。ゲートには、回路32に供給する電力を制御する信号が入力する。PET30aと回路32の間のノードが仮想GNDとなる。回路32には、電源VDDと仮想GNDとの電位差の電圧が印加される。PET30aおよび30bは、実施例1に係るトランジスタである。
【実施例2】
【0068】
実施例2によれば、回路32が電源VDD(第1電源)とグランドGND(第2電源)との間に接続されている。パワースイッチであるPET30aまたは30bのソースは、電源VDDまたはグランドGNDに接続され、ドレインが回路32に接続される。ゲートに回路32に供給される電力を遮断する信号が入力する。この信号は、PET30aまたは30bをオンまたはオフさせる信号である。
【実施例2】
【0069】
このように、実施例2のパワーゲーティング回路では、PET30aまたは30bをパワードメイン回路のパワースイッチに用いる。PET30aまたは30bのオン抵抗は金属的に低い。これにより、パワースイッチにおける電圧降下を極めて低く抑えることができる。よって,パワードメンイン回路32に印加できる電圧(図13(a)では、仮想電源VDDとグランドGNDの電位差、図13(b)では、電源VDDと仮想グランドGNDの電位差)を容易に高くできる。よって、パワードメイン回路32の回路性能を高く維持できる。したがって,通常のMOSFETをパワースイッチに用いたものと比べて高い回路性能が得られる。また、PET30aまたは30bの急峻なサブスレッショルド特性による遮断特性と大きなオン/オフ比によって、電源遮断時には電圧降下をパワースイッチに集中させることができる。このため,電源遮断時におけるパワードメイン回路32のリークを小さく抑えることができる。さらに、PET30aまたは30bを多層配線層の中に作り込めば、パワースイッチによる面積オーバーヘッドをほとんどなくすことができる。パワードメイン回路32は通常のCMOSまたはPET(相補型のPETを含む)で構成することができる。
【実施例3】
【0070】
実施例3は、不揮発性双安定回路のパワースイッチに実施例1に係るPETを用いる例である。図14は、実施例3に係る電子回路の回路図である。図14に示すように、メモリセル101は、双安定回路40および不揮発性素子MTJ1およびMTJ2(不揮発性メモリ素子)を有している。双安定回路40は、データを揮発的に記憶する。不揮発性素子MTJ1およびMTJ2は、双安定回路40に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを双安定回路40にリストアする。不揮発性素子MTJ1およびMTJ2は、例えば強磁性トンネル接合素子である。
【実施例3】
【0071】
双安定回路40はインバータ42および44を有している。インバータ42はpチャネルFETm1およびnチャネルFETm2を有している。インバータ44はpチャネルFETm3およびnチャネルFETm4を有している。インバータ42と44はリング状に接続されている。双安定回路40は、電源VDDとグランドとの間に接続されている。FETm1およびm3のソースに電源VDDが、FETm2およびm4のソースにグランドが接続されている。パワースイッチである(pチャネルの)PET30は、FETm1およびm3のソースと電源VDDとの間に直列に接続されている。PET30をオフすることにより、双安定回路40に供給される電力を遮断できる。
【実施例3】
【0072】
インバータ42と44とが接続されたノードがそれぞれノードQおよびQBである。ノードQとノードQBとは互いに相補ノードである。ノードQおよびQBは、それぞれFETm5およびm6を介し入出力線DおよびDBに接続されている。FETm5およびm6のゲートはワード線WLに接続されている。双安定回路40へのデータの書き込みおよび読み出しは、従来のSRAMと同じように行われる。
【実施例3】
【0073】
ノードQと制御線CTRLとの間の経路66において、(nチャネルの)FETm7と不揮発性素子MTJ1とが直列に接続され、ノードQBと制御線CTRLとの間の経路66において、(nチャネルの)FETm8と不揮発性素子MTJ2とが直列に接続されている。FETm7およびm8のソースおよびドレインの一方は、ノードQおよびQBに、ソースおよびドレインの他方は不揮発性素子MTJ1およびMTJ2にそれぞれ接続されている。FETm7およびm8のゲートはスイッチ線SRに接続されている。なお、FETm7およびm8は、それぞれ、不揮発性素子MTJ1およびMTJ2と制御線CTRLとの間に接続されていてもよい。
【実施例3】
【0074】
双安定回路40から不揮発性素子MTJ1およびMTJ2へのデータのストア動作は、FETm7およびm8をオンした状態で、制御線CTRLをハイレベルとローレベルとにすることにより行なわれる。不揮発性素子MTJ1およびMTJ2にデータがストアされた後、PET30をオフする。これにより、双安定回路40に電力が供給されず、消費電力が削減できる。
【実施例3】
【0075】
不揮発性素子MTJ1およびMTJ2から双安定回路40へのデータのリストア動作は、制御線CTRLをローレベルとした状態でPET30をオンし、双安定回路40に電力が供給することにより行なわれる。
【実施例3】
【0076】
実施例3において、不揮発性素子MTJ1およびMTJ2は、強磁性トンネル接合素子以外にも巨大磁気抵抗(GMR)素子、ReRAM(Resistance Random Access Memory)に用いられるような可変抵抗素子、または、PRAM(Phase change RAM)に用いられる相変化素子を用いることができる。また、パワースイッチであるPET30は、実施例2の図13(b)のように、グランドと双安定回路40との間に設けられていてもよい。この場合、PETはnチャネルPETであり、FETm7およびm8はpチャネルである。さらに、不揮発性素子は、1つであり、双安定回路40の1つのノードと制御線との間に不揮発性素子が接続されていてもよい。
【実施例3】
【0077】
実施例3の変形例としてマスタスレーブ型フリップフロップ回路の例を説明する。図15は、実施例3の変形例に係る電子回路の回路図である。図15に示すように、記憶回路102は、Dラッチ回路102aとDラッチ回路102bとを備えている。Dラッチ回路102aは、双安定回路40、パスゲート72、73、不揮発性素子MTJ1、MTJ2、FETm7からm9を備えている。双安定回路40のリング内にパスゲート73とFETm9が並列に接続されている。双安定回路40内のノードQと制御線CTRLとの間に(nチャネルの)FETm7と不揮発性素子MTJ1が直列に接続されている。双安定回路40内のノードQBと制御線CTRLとの間に(nチャネルの)FETm8と不揮発性素子MTJ2が直列に接続されている。ノードQはインバータ61を介しQB信号となる。ノードQBはインバータ62を介しQ信号となる。ノードQは、パスゲート72を介しDラッチ回路102bに接続される。
【実施例3】
【0078】
Dラッチ回路102bは、双安定回路50、パスゲート70および71を備えている。双安定回路50は、インバータ52および54がリング状に接続されている。インバータ52はpチャネルFETm11およびnチャネルFETm12を有している。インバータ54はpチャネルFETm13およびnチャネルFETm14を有している。双安定回路50のリング内にパスゲート71が接続されている。双安定回路50には、インバータ60およびパスゲート70を介しデータDが入力する。クロック信号CLKは、インバータ63を介しクロックCBとなり、さらにインバータ64を介しクロックCとなる。クロックCBおよびCは、各パスゲート70から73に入力する。双安定回路40および50と電源VDDとの間に、パワースイッチとして(pチャネルの)PET30が接続される。
【実施例3】
【0079】
実施例3の変形例において、不揮発性素子MTJ1およびMTJ2は、強磁性トンネル接合素子以外にもGMR素子、ReRAMに用いられるような可変抵抗素子、または、PRAMに用いられる相変化素子を用いることができる。また、パワースイッチであるPET30は、グランドと双安定回路40との間に設けられていてもよい。この場合、PETはnチャネルPETであり、FETm7およびm8はpチャネルである。さらに、不揮発性素子は、1つであり、双安定回路40の1つのノードと制御線との間に不揮発性素子が接続されていてもよい。
【実施例3】
【0080】
図14または図15のPET30に相当するパワースイッチとしてMOSFETを用いた場合の問題について説明する。ストア動作の際は、不揮発性素子MTJ1またはMTJ2に電流が流れるため、電源VDDとグランドとに間のインピーダンスが大きく低下する。このため、パワースイッチとしてMOSFETを用いると、MOSFETでの電圧降下が大きくなる。これにより、双安定回路40、不揮発性素子MTJ1およびMTJ2に十分な電圧が印加されなくなる。よって、安定動作が難しくなる。したがって、通常のMOSFETをパワースイッチに用いる場合では、メモリセルに十分に電圧を印加するために、チャネル幅の非常に大きな(または複数の)MOSFETを用いることになる。よって、セル面積の増大、レイアウトの複雑化、および性能劣化(実際には,セル面積の制約から十分な大きさのパワースイッチを使用できないため)等の問題を生じる。
【実施例3】
【0081】
一方、実施例3およびその変形例では、実施例1に係るPET30をパワースイッチに用いている。これにより、PET30の電流駆動能力はMOSFET(FinFETなどの高性能トランジスタを含む)と比べて非常に大きく、十分に小さなPETを使用しても、パワースイッチによる電圧降下を小さく抑えることが容易となる。よって、パワースイッチを導入しても、簡単にメモリセルの安定動作を実現することができる。したがって、PET30をパワースイッチに用いれば、セル面積の増大、レイアウトの複雑化および性能劣化を生じることなく(PETは多層配線層中に形成することも可能である)、不揮発性双安定回路のパワーゲーティングを実現できる。
【実施例3】
【0082】
実施例3およびその変形例のように、双安定回路40のデータを不揮発的にストアする不揮発性素子を有する不揮発性双安定回路において、双安定回路40に電力を供給するパワースイッチをPET30とする。これにより、セル面積の増大、レイアウトの複雑化および性能劣化を生じることなく、不揮発性双安定回路のパワーゲーティングを実現できる。また、PET30がオフしたときのリーク電流が小さいため、双安定回路40を遮断したときの待機消費電力を抑制できる。
【実施例3】
【0083】
実施例3およびその変形例において、FETm1からm14は、MOSFETでもよいし、PETでもよい。経路66には、ストア動作のときに大きな電流が用いられる。よって、FETm7およびm8としてPETを用いることにより、低電圧でストア動作が可能となる。FETm7およびm8をPETとする場合、後述する実施例4の図16(b)構造を採用することができる。また、1つまたは複数のPETで複数の不揮発性メモリのパワースッチを構成できる。例えば、不揮発性メモリセルの数より少ない数のPETを用いてパワースイッチを構成できる。
【実施例4】
【0084】
実施例4は、不揮発性メモリセルにPETを用いる例である。図16(a)は、実施例4に係る不揮発性メモリセルの回路図、図16(b)は、断面斜視図である。図16(a)に示すように、不揮発性メモリセル104は、不揮発性素子80とPET90を備えている。ソース線SLとビット線BLとの間に不揮発性素子80とPET90のソースおよびドレインが直列に接続されている。PET90のゲートはワード線WLに接続されている。不揮発性素子80は、強磁性金属からなるフリー層82とピン層86との間に非磁性層84が設けられている。強磁性トンネル接合素子では、非磁性層84はトンネル絶縁膜であり、巨大磁気抵抗(GMR)素子では、非磁性層84は金属層である。フリー層82とピン層86とは逆でもよい。
【実施例4】
【0085】
図16(b)に示すように、PET90のドレイン16に金属層81、フリー層82、非磁性層84、ピン層86および金属層87が順に積層されている。このように、PET90に不揮発性素子80を積層することができる。
【実施例4】
【0086】
スピントランスファートルク磁化反転型の強磁性トンネル接合素子のように電流駆動型の不揮発性素子80は、データ書き換えの際に電流が流れる。そこで、実施例4のように、PET90と不揮発性素子80とで不揮発性メモリセル104を構成する。これにより、例えば0.5V以下のような低電圧でも動作可能な不揮発性メモリセルを実現できる。これは、PET90のオン抵抗が低く、低電圧駆動でもデータ書き換えに必要な十分な電流を駆動できるためである。より抵抗の低い強磁性金属/非磁性金属/強磁性金属構造を有するGMR素子を用いれば、より低い電圧での駆動可能な不揮発性メモリセルを実現できる。不揮発性素子80は、強磁性トンネル接合素子および巨大磁気抵抗(GMR)素子以外にも、ReRAMに用いられるような可変抵抗素子、または、PRAMに用いられる相変化素子を用いることができる。
【実施例5】
【0087】
実施例5は、論理回路にPETを用いる例である。図17(a)から図18(f)は、実施例5に係る電子回路を示す回路図である。図17(a)および図17(b)に示すように、信号Aの反転(NOT)信号Yを出力するインバータ回路91は、1つのnチャネルPET97aと1つのpチャネルPET97bとで構成できる。図17(c)および図17(d)に示すように、信号AとBの積の否定(NAND)信号Yを出力するNAND回路92は、2つのnチャネルPET97aと2つのpチャネルPET97bとで構成できる。図17(e)および図17(f)に示すように、信号AとBの和の否定(NOR)信号Yを出力するNOR回路93は、2つのnチャネルPET97aと2つのpチャネルPET97bとで構成できる。
【実施例5】
【0088】
図18(a)および図18(b)に示すように、信号AとBの排他的論理和(XOR)信号Yを出力するXOR回路94は、1つのnチャネルPET97a、1つのpチャネルPET97b、インバータ回路91およびパスゲート98で構成できる。パスゲート98はnチャネルPET97aとpチャネルPET97bとで構成できる。図18(c)および図18(d)に示すように、信号Aを信号Bに同期して信号Yとして出力する回路95は、インバータ回路91とパスゲート98で構成できる。図18(e)および図18(f)に示すように、信号AとBを信号Sに同期して順に信号Yとして出力する回路96は、2つのインバータ回路91と2つのパスゲート98で構成できる。
【実施例5】
【0089】
実施例5に係る論理回路では、互いに相補型であるPET97a(第1トランジスタ)および97b(第2トランジスタ)における、圧電体12の誘電分極方向22は、お互いに逆向きで、ソース14を基準として、ゲート18にPET97aでは正の電圧、PET97bでは負の電圧を加えた場合に、圧電体12がピエゾ抵抗体10に応力を印加するような方向である。このようなPET97aおよび97bを用いることにより、CMOS論理回路と同じ論理が同じ回路構成で実現できる。例えば、NOT回路、AND回路、NAND回路、OR回路、NOR回路、XOR回路、XNOR回路、多入力のこれらの回路(例えば3入力NANDまたは3入力NORなど)、これらの複合回路(例えばAND-OR-INV(AOI)またはOR-AND-INV(OAI)など)、各種ラッチ回路、各種フリップフロップ回路(例えばDFF、RSFF、JKFFまたはTFFなど)、またはマルチプレクサ(MUX)などの回路を構成することができる。
【実施例5】
【0090】
また、PET97aと97bのサイズが同じで同じ電流を確保できるように構成できる。よって、CMOS論理回路のように、nチャネルFETとpチャネルFETでサイズを変えなくてもよい。そのため、論理回路等を組む場合の配線やレイアウトが容易になり、回路の占有面積を減少させたり、信号伝播遅延を減少させたりといった好ましい効果を期待できる。
【実施例5】
【0091】
また、比較例1では、図1のように、ソース14からドレイン16へキャリアを流した場合とドレイン16からソース14へキャリアを流した場合とは等価にはならない(電流が異なる)。一方、実施例1では、ソース14からドレイン16への方向とドレイン16からソース14への方向が等価である。これにより、PET97aおよび97bを用いパスゲート98を構成できる。
【実施例6】
【0092】
実施例6は、PETの別の例である。図19(a)から図19(c)は、実施例6およびその変形例に係るトランジスタの断面図である。図19(a)に示すように、実施例6に係るPETにおいて、ピエゾ抵抗体10の-y方向の面にソース14が、+y方向の面にドレイン16が設けられている。圧電体12は、ピエゾ抵抗体10の-x方向の面に設けられている。圧電体12の-x方向の面にゲート18が設けられている。支持構造体20が圧電体12およびピエゾ抵抗体10を支持する。なお、ソース14とピエゾ抵抗体10との間、およびドレイン16とピエゾ抵抗体10との間に、実施例1で示したヤング率の小さな金属コンタクト層が設けられていてもよい。また、ソース14およびドレイン16の圧電体12と反対の面(+x方向の面)が支持構造体20に接していてもよい。
【実施例6】
【0093】
キャリアは、ピエゾ抵抗体10内をy方向に伝導する。圧電体12はピエゾ抵抗体10にx方向から圧力を加える。ソース14とゲート18間の電圧、ドレイン16とゲート18間の電圧の関係は、ソース14とドレイン16を入れ替えても同じに保たれる。このため、ソース14からドレイン16へキャリアを流した場合とドレイン16からソース14へキャリアを流した場合と、では、電流をほぼ等しくできる。これにより、ソース14とドレイン16を入れ替えた場合にPETの特性を等価にできる。よって、例えばパスゲート等に実施例6に係るPETを用いることができる。
【実施例6】
【0094】
図19(b)に示すように、実施例6の変形例1に係るPETでは、ソース14およびドレイン16と支持構造体20との間に、支持体21が設けられている。支持体21は、例えばポリイミドのような樹脂であり、ヤング率が圧電体12およびピエゾ抵抗体10より小さい。
【実施例6】
【0095】
図19(a)の実施例6では、ソース14およびドレイン16と、支持構造体20と、の間に空隙が形成される。これにより、ソース14とドレイン16の形成が難しい。また、ソース14およびドレイン16が構造的に不安定となる。
【実施例6】
【0096】
図19(b)の実施例6の変形例1のPETによれば、支持体21がソース14およびドレイン16を支持するため、ソース14およびドレイン16が安定となる。支持体21のヤング率が十分小さければ、圧電体12の圧力はほとんどピエゾ抵抗体10に加わる。また、支持体21をポーラスシリカ等の多孔質材料で形成し、ソース14およびドレイン16を形成した後に、支持体21を潰して空隙としてもよい。
【実施例6】
【0097】
図19(c)に示すように、実施例6の変形例2に係るPETでは、ソース14およびドレイン16は、ピエゾ抵抗体10のy方向および-y方向の面から支持構造体20にかけて延在している。さらに、ソース14およびドレイン16は支持構造体20に支持されるように引き出される。これにより、ソース14およびドレイン16が安定となる。実施例6およびその変形例を、実施例2から実施例5の電子回路に用いることもできる。ソース14とピエゾ抵抗体10との間、およびドレイン16とピエゾ抵抗体10との間に金属コンタクト層が設けられていても、金属コンタクト層のヤング率が小さければ、圧電体12からピエゾ抵抗体10への圧力印加の妨げにはならない。
【実施例6】
【0098】
比較例1では、ソース14およびドレイン16がこの順番で積層されているため、ソース14をドレイン16とするとゲートバイアスが変わる。このため、ソース14とドレイン16とを入れ替えると、PETの特性が変わってしまう。
【実施例6】
【0099】
実施例1および6およびその変形例によれば、ソース14とゲート18との間、およびドレイン16とゲート18との間の電圧は、ソース14とドレイン16を入れ替えても同じである。また、ソース14とドレイン16の形状をほぼ等価にできる。このため、ソース14とドレイン16を入れ替えても、特性は変化しない。このために、ソース14とドレイン16とを、ピエゾ抵抗体10におけるソース14とドレイン16との中間の面に対してほぼ対称な構造にすることが好ましく、また、ピエゾ抵抗体10、圧電体12およびゲート18を、それぞれピエゾ抵抗体10におけるソース14とドレイン16との中間の面に対してほぼ対称な構造とすることが好ましい。また、αおよびSを向上させるため面積aPRをAPEより小さくする等の理由により、面積aPRとAPEとを異ならせても、以上の特徴は保たれる。よって、ソース14とドレイン16とを入れ替えても、PETの特性はほとんど変化しない。
【実施例7】
【0100】
実施例7は、PETの別の例である。図20(a)は、実施例7に係るトランジスタの斜視断面図、図20(b)および図20(c)は、断面図である。ピエゾ抵抗体10、14および16内の破線は、上部10a、14aおよび16aと、支持部10b、14b、および16bと、を仮想的に分ける線である。図20(a)から図20(c)に示すように、ソース14からドレイン16方向をY方向、基板25の面方向でY方向に直交する方向をX方向、基板25の法線方向をZ方向とする。
【実施例7】
【0101】
ピエゾ抵抗体10、ソース14およびドレイン16は基板25上に形成されている。ピエゾ抵抗体10は、上部10aと支持部10bを備える。上部10aは半円筒状である。ピエゾ抵抗体10のY方向の両端にはソース14とドレイン16とが設けられている。ソース14は、ピエゾ抵抗体10の上部10aに相当する上部14aと、ピエゾ抵抗体10の支持部10bの相当する支持部16aを備える。ドレイン16は、ピエゾ抵抗体10の上部10aに相当する上部16aと、ピエゾ抵抗体10の支持部10bの相当する支持部16bを備える。支持部10b、14bおよび16bは、それぞれ上部10a、14aおよび16aを支持する。キャリアはピエゾ抵抗体10内をY方向に伝導する。ソース14とピエゾ抵抗体10との間には金属コンタクト層15が設けられ、ドレイン16とピエゾ抵抗体10との間には金属コンタクト層17が設けられている。圧電体12がピエゾ抵抗体10を囲むように設けられている。圧電体12の周りにゲート18が設けられている。
【実施例7】
【0102】
実施例7の第1型トランジスタにおける圧電体12の分極方向22は、ゲート18からピエゾ抵抗体10の方向である。第2型トランジスタにおける圧電体12の分極方向22は、図20(a)から図20(c)の矢印22と逆方向であり、ピエゾ抵抗体10からゲート18の方向である。支持部10bを覆う圧電体12の分極方向は図示を省略している。その他の構成は実施例1と同じであり、説明を省略する。
【実施例7】
【0103】
図21(a)は、実施例7の変形例1に係るトランジスタの斜視断面図、図21(b)は、断面図である。図21(a)および図21(b)に示すように、金属コンタクト層15および17は設けられておらず、ソース14およびドレイン16が直接ピエゾ抵抗体10に接触する。ソース14およびドレイン16が圧電体12に接触している。その他の構成は実施例7と同じであり説明を省略する。
【実施例7】
【0104】
図22(a)は、実施例7の変形例2に係るトランジスタの斜視断面図、図22(b)および図22(c)は、断面図である。図22(a)から図22(c)に示すように、ゲート18aおよび18bは圧電体12のY方向の両側に設けられている。圧電体12の分極方向22は、-Y方向またはY方向である。その他の構成は、実施例7の変形例1と同じであり説明を省略する。なお、実施例7と同様に金属コンタクト層15および17を設けてもよい。また、ソース14およびドレイン16は圧電体12に接触していてもよい。このとき、ソース14およびドレイン16とゲート18aおよび18bとは接触しないようにする。
【実施例7】
【0105】
図23は、実施例7の変形例3に係るトランジスタの断面図である。図23に示すように、支持部10bの断面形状が台形状となっている。その他の構成は実施例7およびその変形例1および2と同じであり説明を省略する。
【実施例7】
【0106】
実施例7およびその変形例のように、圧電体12は、キャリアの伝導方向(Y方向)に直交する方向の一部の方向からピエゾ抵抗体10を囲むように設けられていてもよい。実施例1のように、圧電体12は、キャリアの伝導方向に直交する方向の全ての方向からピエゾ抵抗体10を囲むように設けられている場合に比べ、ピエゾ抵抗体10および圧電体12の形成が容易となる。
【実施例7】
【0107】
基板25上にピエゾ抵抗体10の上部10aのみ形成したのでは、圧電体12の圧力がピエゾ抵抗体10に効率的に加わらない。そこで、上部10aを支持する支持部10b(支持体)を設ける。ピエゾ抵抗体10の上面は曲面であり、圧電体12を、ピエゾ抵抗体10の上部10aの上面および支持部10bの側面を囲むように形成する。これにより、上部10aに効率的に圧力が加わる。上部10aのXZ断面形状が半円の場合を例に説明したが、上部10aのXZ断面形状は、半楕円形状、円の一部、または楕円の一部、マッシュルーム形状等でもよい。支持部10bは、ピエゾ抵抗体10でなくともよい。ピエゾ抵抗体10に圧力を効率的に加えるため、支持部10bのヤング率およびポアソン比はピエゾ抵抗体10と同じ程度であることが好ましい。このため、支持部10bの材料はピエゾ抵抗体10の材料と同じことが好ましい。また、支持部10bの材料はピエゾ抵抗体10の材料と異なってもよい。
【実施例7】
【0108】
また、支持部14bおよび16bは、それぞれソース14およびドレイン16でなくともよい。支持部14bおよび16bが圧電体12と接触している場合、支持部14bおよび16bは、ヤング率の小さい材料が好ましい。製造工程の効率性の観点から支持部14bおよび16bは、ソース14およびドレイン16と同じ材料であることが好ましい。金属コンタクト層15および17を設ける場合には、金属コンタクト層15および17は、上部10aと14aとの間、および上部10aと16aとの間に形成されていればよい。ゲート電極18または、圧電体12およびゲート電極18は、基板25への電気伝導を生じないように、基板25から離して設けることが好ましい。支持部10b、14bおよび16bを、上部10a、14aおよび16aのそれぞれと異なる材料とする場合、例えば、基板25の上面を加工して支持部10b、14bおよび16bとしてもよい。すなわち、支持部10b、14bおよび16bの材料は基板25の材料と同じでもよい。
【実施例7】
【0109】
支持部10bの高さがゼロまたは低いと、上部10aに効率的に圧力が加わらない。支持部10bの高さは、ピエゾ抵抗体の上部10a幅と同じかそれより大きいことが好ましい。
【実施例7】
【0110】
実施例7および実施例7の変形例1のように、圧電体12の分極方向22を圧電体12がピエゾ抵抗体10を囲む方向またはその反対方向(例えば圧電体12とピエゾ抵抗体10の界面の法線方向およびその反対方向)としてもよい。この場合、実施例1の図3(a)から図4(b)と同様に動作する。実施例7の変形例2のように、圧電体12の分極方向22をキャリアの伝搬方向またはその反対方向としてもよい。この場合、実施例1の変形例の図5(a)から図5(f)と同様に動作する。また、金属コンタクト層15および17は設けてもよいし設けなくともよい。さらに、実施例7およびその変形例におけるトランジスタの各材料は実施例1と同じものを用いることができる。基板25は、例えばシリコン基板とすることができる。実施例2から5およびその変形例の電子回路に、実施例7およびその変形例のトランジスタを用いることができる。
【実施例7】
【0111】
図7(a)から図11(b)におけるシミュレーションでは、ピエゾ抵抗体10内の圧力分布が概ね一様とみなしている。これは、ピエゾ抵抗体10のチャネル長が短い場合、または、実施例1の変形例および実施例7の変形例2において成立する。このシミュレーションをシミュレーション1とする。しかしながら、実施例1および実施例7およびその変形例1において、例えばチャネル長をある程度以上に長くすると、ピエゾ抵抗体10に圧力がグラジュアルに加わる。そこで、図6(a)の構造を用い、ピエゾ抵抗体10に加わる圧力がグラジュアルとしてシミュレーションを行なった。このシミュレーションをシミュレーション2とする。各シミュレーションは、ピエゾ抵抗体10のうち上部10aの実効的断面積を用いることにより、実施例7に適用できる。
【実施例7】
【0112】
図24(a)は、シミュレーション2を用いたドレイン特性を示す図であり、図24(b)は、シミュレーション1と2を比較したドレイン特性を示す図である。lPR=3nm、LPE=40nm、hPR=12nm、HPE=30nmおよびaPR/APE=0.4とした。ゲート電圧Vは矢印方向に0Vから0.2Vまで0.02Vステップである。図24(a)に示すように、ドレイン電圧Vが高くなると、ドレイン電流Iは飽和する。
【実施例7】
【0113】
図24(b)に示すように、低ドレイン電圧Vにおいては、シミュレーション1と2はほぼ一致している。しかし、ドレイン電圧Vが高くなると、シミュレーション1では、ドレイン電流Iは飽和しない。シミュレーション2では、ドレイン電流Iは飽和する。このように、実施例1および7では、ドレイン電流Iが飽和する可能性がある。実施例1の変形例、実施例7の変形例2および比較例1のような構造ではドレイン電流Iは飽和しない。また、実施例6およびその変形例においてもドレイン電流Iが飽和する可能性がある。
【実施例7】
【0114】
次に、実施例5の図17(a)および図17(b)のようなインバータ回路91のPET97aおよび97bとして、実施例7のトランジスタを用いた場合について、伝達特性をシミュレーションした。図25は、インバータ回路の伝達特性を示す図である。図25に示すように、シミュレーション2ではシミュレーション1に比べ入力電圧Vinの変化に対し、出力電圧Voutが急峻に変化する。
【実施例7】
【0115】
図25を用い、インバータ回路91をループ状に接続した双安定回路におけるバタフライカーブをシミュレーションした。図26(a)および図26(b)は、それぞれシミュレーション1および2における双安定回路のバタフライカーブを示す図であり、ノードQの電圧Vに対するノードQBの電圧VQBを示す図である。破線は、バタフライカーブの開口に入る最大の正方形を示す。この正方形の一辺の長さがノイズマージンとなる。図26(a)に示すように、シミュレーション1のようにドレイン電流が飽和しない場合、ノイズマージンは約55mVである。図26(b)に示すように、シミュレーション2のようにドレイン電流が飽和する場合、ノイズマージンは約77mVである。このシミュレーションの例では、ドレイン電流が飽和する場合のノイズマージンは、ドレイン電流が飽和しない場合の1.4倍となる。
【実施例7】
【0116】
実施例1および7のように、圧電体12の分極方向を、ピエゾ抵抗体10からゲート18に向かう方向またはゲート18からピエゾ抵抗体10に向かう方向とする。これにより、シミュレーション2のように、ドレイン電流を飽和させることができる。よって、図26(b)のように、ノイズマージンを大きくすることができる。
【実施例8】
【0117】
図27は、実施例8に係る電子回路のブロック図である。電子回路は、マイクロプロセッサ110は、パワーマネージメントユニット112、不揮発性SRAMアレイ114およびパワードメイン116を有している。不揮発性SRAMアレイ114は、パワースイッチ120を有している。パワードメイン116は、パワースイッチ120および不揮発性フリップフロップ118を有している。パワーマネージメントユニット112は、不揮発性SRAMアレイ114およびパワードメイン116のパワースイッチ120を用い、不揮発性SRAMアレイ114およびパワードメイン116に供給される電源を遮断または低減することができる。
【実施例8】
【0118】
不揮発性SRAMアレイ114に、実施例3または4において説明したメモリセルを用いことができる。これにより、不揮発性SRAMアレイ114を低電圧で駆動可能となる。さらに、例えば電源遮断を行なうときには、不揮発記憶も可能となる。実施例3の変形例において説明したフリップフロップ回路をパワードメイン116内の不揮発性フリップフロップ118として用いることができる。これにより、不揮発性フリップフロップ118を低い電圧で駆動可能となる。さらに、例えば電源遮断を行なうときには、不揮発記憶も可能となる。パワードメイン116内の論理回路として、実施例5において説明した論理回路を用いることができる。これにより、低電圧駆動が可能で、さらに、一般のCMOS回路に比べて高速に動作が可能となる。実施例2において説明したパワースイッチをパワースイッチ120として用いることができる。これにより、パワースイッチ120による電圧降下を低く抑えることができる。以上により、より理想に近い低電圧駆動ロジックシステムの不揮発性パワーゲーティングが可能となる。
【実施例8】
【0119】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0120】
10 ピエゾ抵抗体
10a 上部
10b 支持部
12 圧電体
14 ソース
16 ドレイン
18 ゲート
22 誘電分極方向
30、90 PET
32 回路
80 不揮発性素子
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26