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明細書 :InGaAlN系半導体素子

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成29年3月2日(2017.3.2)
発明の名称または考案の名称 InGaAlN系半導体素子
国際特許分類 H01L  29/786       (2006.01)
H01L  21/336       (2006.01)
FI H01L 29/78 618B
H01L 29/78 626C
H01L 29/78 618A
H01L 29/78 618E
国際予備審査の請求 未請求
全頁数 25
出願番号 特願2015-533999 (P2015-533999)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り 発行日 平成25年3月11日 刊行物 2013年 第60回応用物理学会春季学術講演会「講演予稿集」 第15項 公益社団法人 応用物理学会 〔刊行物等〕開催日 平成25年3月28日 集会名・開催場所 第60回応用物理学会春季学術講演会 神奈川工科大学 〔刊行物等〕開催日 平成25年6月21日 集会名・開催場所 日本結晶成長学会 ナノ構造・エピタキシャル成長分科会 大阪大学大学院 工学研究科 第5回 窒化物半導体結晶成長講演会 大阪大学 銀杏会館 〔刊行物等〕開催日 平成25年8月27日 集会名・開催場所 10th International Conference on Nitride Semiconductors 2013 ゲイロードナショナルリゾート&コンベンションセンター、ワシントンDC、アメリカ合衆国
国際出願番号 PCT/JP2014/004419
国際公開番号 WO2015/029435
国際出願日 平成26年8月28日(2014.8.28)
国際公開日 平成27年3月5日(2015.3.5)
優先権出願番号 2013179984
優先日 平成25年8月30日(2013.8.30)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LT , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG
発明者または考案者 【氏名】藤岡 洋
【氏名】小林 篤
出願人 【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
個別代理人の代理人 【識別番号】230104019、【弁護士】、【氏名又は名称】大野 聖二
【識別番号】100117444、【弁理士】、【氏名又は名称】片山 健一
【識別番号】100149076、【弁理士】、【氏名又は名称】梅田 慎介
審査請求
テーマコード 5F110
Fターム 5F110AA16
5F110CC01
5F110CC07
5F110DD01
5F110DD03
5F110DD12
5F110DD13
5F110EE02
5F110FF01
5F110FF02
5F110FF27
5F110GG04
5F110GG12
5F110GG13
5F110GG15
5F110GG19
5F110GG25
5F110GG28
5F110GG29
5F110GG32
5F110GG42
5F110GG43
5F110GG44
5F110HK02
5F110HK32
5F110QQ14
要約 窒化物半導体層をチャネルとするトランジスタを試作した。窒化物半導体層は何れも、スパッタリング法により形成した。堆積温度を600℃未満とし、多結晶若しくは非晶質のInGaAlN層とした。一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあると、オン/オフ比が10以上を示したトランジスタ1aが得られている。つまり、多結晶若しくは非晶質の膜であっても、単結晶と同等の電気的特性を示す。そのため、製造条件の制約が大幅に解消され、安価で優れた電気特性を有するInGaAlN系窒化物半導体層をチャネルとして備えた半導体素子が提供される。
特許請求の範囲 【請求項1】
一般式InGaAlN(但し、x+y+z=1.0)で表記される多結晶若しくは非晶質の窒化物半導体層が基板上に設けられている半導体素子であって、
前記窒化物半導体層の組成は、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあり、
前記窒化物半導体層をチャネルとして備えている、
ことを特徴とするInGaAlN系半導体素子。
【請求項2】
前記窒化物半導体層の組成は、
前記窒化物半導体層の組成は、0.3≦x<0.7の場合に0≦z<0.2、0.7≦x≦1.0の場合に0≦z<0.1の範囲にある、
請求項1に記載のInGaAlN系半導体素子。
【請求項3】
前記窒化物半導体層の組成は、
前記窒化物半導体層の組成は、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にある、
請求項2に記載のInGaAlN系半導体素子。
【請求項4】
前記窒化物半導体層のIn組成比xは0.99以下(x≦0.99)である、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。
【請求項5】
前記基板と前記窒化物半導体層の間に絶縁層を備え、
該絶縁層は、HfO層、Al層、SiO層の何れかである、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。
【請求項6】
前記窒化物半導体層は、スパッタリング法により堆積された膜である、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。
【請求項7】
前記窒化物半導体層は、パルススパッタ堆積法(PSD法)により堆積された膜である、
請求項6に記載のInGaAlN系半導体素子。
【請求項8】
前記窒化物半導体層は、600℃未満の温度で成膜された膜である、
請求項6に記載のInGaAlN系半導体素子。
【請求項9】
前記基板は非単結晶基板である、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。
【請求項10】
前記基板は絶縁性基板である、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。
【請求項11】
前記基板は合成石英基板である、
請求項10に記載のInGaAlN系半導体素子。
【請求項12】
前記窒化物半導体層の少なくとも一方の主面に、該窒化物半導体層と組成の異なる第2の窒化物半導体層が接合した積層構造を備えている、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。
【請求項13】
前記第2の窒化物半導体層は、請求項1~3の何れかにおいて規定した組成の窒化物半導体層である、
請求項12に記載のInGaAlN系半導体素子。
【請求項14】
前記半導体素子は、前記窒化物半導体層をチャネルとする電界効果トランジスタであり、オンオフ比が10以上である、
請求項1~3の何れか1項に記載のInGaAlN系半導体素子。

発明の詳細な説明 【技術分野】
【0001】
本発明は半導体素子に関し、より詳細には、多結晶若しくは非晶質であっても良好な素子特性を示すInGaAlN系窒化物半導体層を備えた半導体素子に関する。
【背景技術】
【0002】
InGaAlN系窒化物半導体は高い電子移動度や飽和電子速度を示すことから、従来のトランジスタより高い周波数にも応答する高速電子素子用材料として注目を集めている。
【0003】
例えば、InNに関しては、これまでに電気的特性に関して多くの報告例があり、電子移動度で3570[cm/Vs]、飽和電子速度で2.6×10[cm/s]という優れた特性を示す一方、伝導帯中にフェルミレベルを固定化する欠陥をつくりやすく(非特許文献1)、外部信号によって電流を制御するという基本的なトランジスタ動作の実現も容易ではなかった。
【0004】
非特許文献2が示すように、InNは、一般に、膜厚を薄くするほど移動度などの電気特性が劣化することが知られており、これは、欠陥が、InN薄膜中よりも表面や界面に集中的に存在するためと解釈されている。つまり、InNを用いたトランジスタが動作しない原因のひとつは、InN層に接合する層や基板との界面に多量の欠陥が生じることにあると考えられ、この欠陥の密度はInN層を成長させる際の下地層や基板の格子定数とInNのそれとの差(格子定数差)に依存することは容易に想像できる。
【0005】
ところで、通常、InNのようなInGaAlN系窒化物半導体をチャネルとするトランジスタは、半導体層が単結晶のものでないと動作しないと考えられており、そのため、成膜基板としては単結晶基板が用いられてきた。なお、特許文献1(特開2000-22205号公報)には、窒化物半導体のようなp型化の難しいワイドギャップ半導体において、比較的容易に得られるn型半導体からなる層と有機化合物からなるホール輸送層を積層することとし、pn接合型のLED素子のp型半導体に代えて、有機化合物のホール輸送層を用いて、n型半導体にホールを注入し、発光特性を得る構成の半導体発光素子の発明の開示があり、その際に用いる基板は非単結晶基板でもよいとされてはいるが、当該半導体発光素子は半導体層をチャネルとして用いるものではない。
【0006】
例えば、InNを成長させるための基板として現在多くの研究者が利用している単結晶GaNや単結晶サファイヤは、格子定数がInNのそれとは大幅に異なるから、そのような基板上にInNを結晶成長させると、基板との界面に欠陥が生じやすいことは容易に理解できる。このような格子不整合に起因する問題は、InNと格子定数の近い安定化ジルコニア(YSZ)基板(非特許文献3)を用いることで、ある程度の解決が図られるものと予想される。
【0007】
しかし、一般に、単結晶基板は高価なものであるため、そのような基板を用いてInGaAlN系窒化物半導体層を成長させて作製した半導体素子もまた、高価なものとならざるを得ないし、窒化物半導体の単結晶化のためには、成長条件上の種々の制約がある。
【先行技術文献】
【0008】

【特許文献1】特開2000-22205号公報
【0009】

【非特許文献1】C. G. Van de Walle & J. Neugebauer Nature 423, 626 (2003)
【非特許文献2】Andreas Knubel, Rolf Aidam, Volker Cimalla, Lutz Kirste, Martina Baeumler, Crenguta-Columbina Leancu, Vadim Lebedev, Jan Wallauer, Markus Walther, and Joachim Wagner, Phys. Status Solidi C 6, No. 6 (2009)
【非特許文献3】T. Honke, H. Fujioka, J. Ohta, and M. Oshima, J. Vac. Sci. Technol. A 22, 2487 (2004)
【非特許文献4】Jhumpa Adhikari and David A. Kofke, “Molecular simulation study of miscibility of ternary and quaternary InGaAlN alloys”, JOURNAL OF APPLIED PHYSICS, Vol. 95, p.6129-6137 (2004).
【発明の概要】
【発明が解決しようとする課題】
【0010】
このように、従来は、InNは膜厚を薄くするほど移動度などの電気特性が劣化するとされてきたことや、InGaAlN系窒化物半導体層を単結晶化しないと半導体素子は動作しないと考えられてきたこともあり、InGaAlN系窒化物半導体層の成膜条件は自由度に乏しいものとならざるを得ないため、基本的なトランジスタ動作の実現さえ容易ではなかった。
【0011】
本発明は、斯かる問題に鑑みてなされたもので、その目的とするところは、従来とは全く異なる発想に基づき、製造条件の制約を大幅に解消し、しかも安価で、優れた電気特性を有するInGaAlN系窒化物半導体層を備えた半導体素子を実現することにある。
【課題を解決するための手段】
【0012】
上記課題を解決するために、本発明に係る半導体素子は、一般式InGaAlN(但し、x+y+z=1.0)で表記される多結晶若しくは非晶質の窒化物半導体層が基板上に設けられている半導体素子であって、前記窒化物半導体層の組成は、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあり、前記窒化物半導体層をチャネルとして備えている、ことを特徴とする。
【0013】
好ましくは、前記窒化物半導体層の組成は、前記窒化物半導体層の組成は、0.3≦x<0.7の場合に0≦z<0.2、0.7≦x≦1.0の場合に0≦z<0.1の範囲にある。
【0014】
より好ましくは、前記窒化物半導体層の組成は、前記窒化物半導体層の組成は、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にある。
【0015】
さらに好ましくは、前記窒化物半導体層のIn組成比xは0.99以下(x≦0.99)である。
【0016】
好ましい態様では、前記基板と前記窒化物半導体層の間に絶縁層を備え、該絶縁層は、HfO層、Al層、SiO層の何れかである。
【0017】
好ましくは、前記窒化物半導体層は、スパッタリング法により堆積された膜である。例えば、前記窒化物半導体層は、パルススパッタ堆積法(PSD法)により堆積された膜である。
【0018】
好ましくは、前記窒化物半導体層は、600℃未満の温度で成膜された膜である。
【0019】
ある態様では、前記基板は非単結晶基板である。
【0020】
また、ある態様では、前記基板は絶縁性基板である。例えば、前記基板は合成石英基板である。
【0021】
ある態様では、前記窒化物半導体層の少なくとも一方の主面に、該窒化物半導体層と組成の異なる第2の窒化物半導体層が接合した積層構造を備えている。
【0022】
この場合、前記第2の窒化物半導体層は、上述した組成の窒化物半導体層であってもよい。
【0023】
例えば、前記半導体素子は、前記窒化物半導体層をチャネルとする電界効果トランジスタであり、オンオフ比が10以上である。
【発明の効果】
【0024】
本発明は、InGaAlN系窒化物半導体の組成を適当な範囲に設計した場合には、多結晶若しくは非晶質の膜であっても、トランジスタ動作させるに充分な優れた電気的特性を示すという新たな知見に基づく。本発明によれば、製造条件の制約が大幅に解消され、しかも安価で、優れた電気特性を有するInGaAlN系窒化物半導体層をチャネルとして備えた半導体素子が提供される。
【図面の簡単な説明】
【0025】
【図1】第1の実施形態に係るトランジスタ(半導体素子)の構成を説明するための図である。
【図2】InN層をチャネルとした電界効果トランジスタのON電流とOFF電流の比の、InNの膜厚依存性を纏めた図である。
【図3】窒化物半導体層が多結晶InN層の場合のトランジスタのIDS-VDS特性を示す図である。
【図4】窒化物半導体層が多結晶InN層の場合のトランジスタのIDS-VGS特性を示す図である。
【図5】窒化物半導体層が非晶質InN層の場合のトランジスタのIDS-VDS特性を示す図である。
【図6】第2の実施形態に係るトランジスタ(半導体素子)の構成の一態様を説明するための図である。
【図7】第2の実施形態に係るトランジスタ(半導体素子)の構成の一態様を説明するための図である。
【図8】(A)および(B)は、窒化物半導体層が膜厚2nmの単結晶InN層の場合のトランジスタの、IDS-VDS特性およびIDS-VGS特性を示すグラフであり、(C)および(D)は、窒化物半導体層が膜厚5nmの単結晶InN層の場合のトランジスタの、IDS-VDS特性およびIDS-VGS特性を示すグラフである。
【図9】試作したトランジスタが備える窒化物半導体層の組成を、InGaAlNの三元相図中にプロットした図である。
【図10】オン/オフ比が10以上を示したトランジスタが備える窒化物半導体層の組成を●で、それ以外の窒化物半導体層の組成を○で、InGaAlNの三元相図中にプロットした図である。
【図11】オン/オフ比が10以上を示したトランジスタが備える窒化物半導体層の組成を●で、それ以外の窒化物半導体層の組成を○で、InGaAlNの三元相図中にプロットした図である。
【図12】トランジスタの最大電流密度が5mA/mmを超える特性を示したトランジスタが備える窒化物半導体層の組成を●で、それ以外の窒化物半導体層の組成を○で、InGaAlNの三元相図中にプロットした図である。
【図13】InGaAlNで表記した場合の、x=0.64、y=0、z=0.36である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。
【図14】InGaAlNで表記した場合の、x=0.34、y=0.33、z=0.33である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。
【図15】InGaAlNで表記した場合の、x=0.42、y=0.42、z=0.16である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。
【図16】InGaAlNで表記した場合の、x=0.3、y=0.7、z=0である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。
【図17】InGaAlNで表記した場合の、x=0.67、y=0.33、z=0である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。
【図18】InGaAlNで表記した場合の、x=0.5、y=0.5、z=0である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。
【図19】InGaAlNの窒化物半導体層の上に、AlN層を第2の窒化物半導体層を接合させた積層構造(ヘテロ接合構造)を有するトランジスタの構成例を示す図である。
【図20】ボトムゲート構造のトランジスタの構成例を示す図である。
【発明を実施するための形態】
【0026】
以下に、図面を参照して、本発明に係る半導体素子の好適な実施形態について説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。

【0027】
(第1の実施形態:InN層)
図1には、第1の実施形態に係るトランジスタ1a(半導体素子)の構成が示されている。トランジスタ1aは、基板2a、第1の絶縁層3a、窒化物半導体層4a、第2の絶縁層5a、ソース電極61、ドレイン電極62、ゲート電極63を備える。

【0028】
第1の絶縁層3a、窒化物半導体層4a、第2の絶縁層5aは、基板2aの主面S1aに順に設けられている。第1の絶縁層3aは、基板2aに接合している。窒化物半導体層4aは、第1の絶縁層3aに接合している。第2の絶縁層5aは、窒化物半導体層4aに接合している。

【0029】
この図に示した例では、基板2aは、絶縁性を有する。基板2aは、合成石英基板である。なお、基板2aは絶縁性基板である必要は必ずしもなく、導電性を有する基板であってもよいが、基板2a上に窒化物半導体層4aを直接形成する場合には、その表面に絶縁性の膜を設けておくことが好ましい。

【0030】
基板2aは、単結晶基板であってもよいが、一般に、単結晶基板は高価であるから、より安価な、非単結晶基板であってよい。後述するように、本発明においては、窒化物半導体層4aであるInGaAlN系窒化物半導体層は、特定の膜厚範囲の多結晶若しくは非晶質の膜とするから、必ずしも単結晶基板を用いる必要はない。なお、基板2aは、いわゆる「結晶」の基板である必要はなく、後述する手法による成膜が可能な基板であればよく、プラスチック基板等であってもよい。

【0031】
第1の絶縁層3aは、窒化物半導体層4aの下地層としての機能を有し、例えば、1nm~20nm程度の厚みの層である。第1の絶縁層3aとしては、非晶質のHfO層、Al層、SiO層などを例示することができる。InGaAlN系窒化物半導体は、これらの絶縁層の表面に対する濡れ性が高い等の特性を示すため、上記絶縁層を設けることで核生成密度が高まり、平坦で高品質な多結晶乃至非晶質のInGaAlN系窒化物半導体層の形成が可能となる。なお、基板2aの表面に対するInGaAlN系窒化物半導体の濡れ性が十分に高い場合には、斯かる基板表面上に直接InGaAlN系窒化物半導体層を形成しても、平坦で高品質なInGaAlN系窒化物半導体層が得られる。

【0032】
本実施形態では、窒化物半導体層4aは、基板2a上に設けられたInN層であって、このInN層は、1nm以上10nm以下の膜厚の多結晶若しくは非晶質の膜である。なお、図1に示した態様では、窒化物半導体層4aの平面形状は、例えば50μm×5μm~50μm×10μm程度の矩形である。

【0033】
「非晶質」は、狭義には、結晶のような長距離秩序は有しないものの、短距離秩序は有している物質状態を意味する用語であるが、本明細書では、結晶構造を完全には持たないがX線解析では弱い回折を示すような「潜晶質」もまた、非晶質に含める。さらに、微視的には微結晶を含む非晶質の膜であっても、これを非晶質の膜に含める。

【0034】
III-V族化合物半導体である窒化物半導体層4aは、V族極性(N極性)およびIII族極性の何れであってもよい。窒化物半導体層4aは、ドーパントとしての不純物(例えばZn)を含有するものであることができる。また、酸素等の軽元素を不純物として含有するものであっても、斯かる層は窒化物半導体層4aである。

【0035】
窒化物半導体層4aの膜厚は、1nm以上10nm以下である。上述のように、従来は、InNは、膜厚を薄くするほど移動度などの電気特性が劣化するとされていたため、数nmという極限的に薄い膜をチャネル層に用いてトランジスタを作製しようとする着想そのものがなかった。しかし、本発明者らは、InN層の厚みを極限まで薄くした場合のInN層の特性の検討を進め、上記厚み範囲のInN層とした場合には、多結晶若しくは非晶質の膜であっても、単結晶の膜と同等の電気的特性が得られ、しかも、良好なトランジスタ動作も可能であるとの結論を得て、本発明をなすに至った。

【0036】
図2は、本発明者らの実験により得られた、InN層をチャネルとした電界効果トランジスタのON電流とOFF電流の比の、InNの膜厚依存性を纏めた図である。図2の横軸は膜厚[nm]を表し、図2の縦軸はON電流/OFF電流比を表している。

【0037】
図2中にP1と示した測定結果は、窒化物半導体層4aが多結晶InNの場合の結果であり、図2中にP2と示した測定結果は、窒化物半導体層4aが非晶質InNの場合の結果であり、図2中にP3と示した測定結果は、窒化物半導体層4aが単結晶InNの場合の結果である。

【0038】
図2を参酌すれば、窒化物半導体層4aであるInN層の膜厚が1nm以上10nm以下の範囲において、窒化物半導体層4aのON電流/OFF電流比が10以上10以下の程度となり、良好なON電流/OFF電流比が実現できることがわかる。また、1nm以上10nm以下の範囲で窒化物半導体層4aの膜厚が薄い程、ON電流/OFF電流比が良好となる。上記傾向は、窒化物半導体層4aであるInN層が、単結晶であるか、多結晶や非晶質であるかに依らない。つまり、窒化物半導体層4aであるInN層の膜厚を1nm以上10nm以下の範囲に設計することで、多結晶若しくは非晶質であっても、単結晶と同等の電気的特性が得られる。

【0039】
なお、このようなInN層は、比較的低温での成膜が容易である等の理由から、スパッタリング法により堆積された膜であることが好ましい。特に、成膜条件の設定自由度の高いパルススパッタ堆積法(PSD法)により堆積された膜であることが好ましい。また、高温で成膜するほど個々のグレインのサイズが大きくなり、平坦な膜を得ることが難しくなるため、600℃未満の温度で成膜することが好ましい。

【0040】
単結晶のInN層を成膜しようとすると、成膜表面での原子の拡散長を十分に長くする必要があり、相対的に高い温度での成膜とならざるを得ないが、本発明では、1nm以上10nm以下の厚み範囲のInN層であれば単結晶である必要はないため、成膜温度を低く設定することとしても何ら支障はないという利点がある。

【0041】
加えて、一般に、スパッタリング法による成膜では、チャンバ内の残存ガスの影響で、膜中に酸素等の軽元素が不純物として取り込まれやすく、InN層が単結晶であると、斯かる酸素不純物がドナーとして作用してしまうという問題があるが、InN層が多結晶や非晶質である場合には、酸素不純物は粒界にトラップされるなどして電気的に不活性な状態でInN層内に取り込まれるため、上記ドナー化が生じ難いという利点もある。

【0042】
第2の絶縁層5aは、第1の絶縁層3aと同様に、非晶質のHfO層、Al層、SiO層などを例示することができる。上述のとおり、InNは、これらの絶縁層の表面に対する濡れ性が高いため、InN層との界面での欠陥発生を抑制する効果がある。なお、この第2の絶縁層5aは、例えば、1nm~100nm程度の厚みの層である。

【0043】
図1に示した例では、ソース電極61、ドレイン電極62、ゲート電極63の厚みは、何れも、50nmの程度であり、ソース電極61、ドレイン電極62、ゲート電極63の材料は、何れも、例えば、Auである。ソース電極61とドレイン電極62は、何れも、窒化物半導体層4aと第2の絶縁層5aとに接合している。ゲート電極63は、第2の絶縁層5aの表面に設けられ、第2の絶縁層5aに接合している。

【0044】
次に、トランジスタ1aの製造方法を例示により説明する。基板2aに対応するウェハを用意する。このウェハの表面に、第1の絶縁層3a、窒化物半導体層4a、第2の絶縁層5aを、この順に積層する。なお、第1の絶縁層3aおよび第2の絶縁層5aに対応する層は、何れも、酸化物半導体からなる層であってもよい。

【0045】
第1の絶縁層3aと第2の絶縁層5aが酸化物半導体である場合、これらの層は、共に、例えば、原子層堆積法(ALD法)により形成する。ALD法で成膜する際の酸素原料はHOであり、堆積温度は200℃程度であり、堆積時間は1時間30分程度である。

【0046】
窒化物半導体層4aに対応するInN層は、パルススパッタ法(PSD法)により形成する。InN層の堆積レートは、1nm/min程度であり、厚みは1~10nmの範囲に設定する。InN層の堆積温度は、スパッタリング法に依る場合、非晶質の膜の場合には室温程度であり、多結晶の場合には300~500℃程度である。つまり、単結晶のInN層を成膜する場合の、一般的な結晶成長温度(600℃以上)よりも低温である。

【0047】
窒化物半導体層4aに対応するInN層は、PSD法以外のスパッタリング法で成膜してもよく、その他の蒸着法やMBE法やMOCVD法といった薄膜形成方法によってもよいが、比較的低温で組成が均一な膜を形成し易いという観点から、スパッタリング法が好ましい。なお、上述のように、多結晶の窒化物半導体層4aは、高温で成膜するほど個々のグレインのサイズが大きくなり、平坦な膜を得ることが難しくなるため、600℃未満の温度で成膜することが好ましい。

【0048】
ソース電極61およびドレイン電極62のそれぞれに対応するコンタクト孔は、第2の絶縁層5aに、リソグラフィ技術を用いて形成される。ソース電極61およびドレイン電極62は、何れも、例えばAuを真空蒸着した後にリソグラフィにより形成する。ゲート電極63は、第2の絶縁層5aの表面に真空蒸着したAuを、リフトオフ法によりパターニングして形成する。

【0049】
このように、基板2aに対応するウェハの表面に、第1の絶縁層3a、窒化物半導体層4a、第2の絶縁層5aを、この順で積層し、ソース電極61、ドレイン電極62、ゲート電極63を形成した後、トランジスタ1aに対応する各チップに分離する。上記の製造方法によって、トランジスタ1aが製造される。

【0050】
次に、図3~5を参照して、上述したInN層をチャネルとするトランジスタ1aのトランジスタ特性について説明する。

【0051】
図3には、窒化物半導体層4aが多結晶InN層の場合のトランジスタ1aのIDS-VDS特性が示されている。ここで、IDSはドレイン-ソース間に流れる電流、VDSはドレイン-ソース間の電圧である。図3の横軸はVDS[V]を表し、図3の縦軸はIDS[A]を表す。

【0052】
図3に示す結果は、ゲート-ソース間の電圧であるVGSを、5[V]~-8[V]の範囲において、-0.5[V]のステップで変化させた場合のIDS-VDS特性である。ON電流/OFF電流比は10程度である。図3には、VGSが減少するに伴って、IDSもゼロに近づいていることが示されている。従って、図3を参照すれば、VGSを制御することによって、多結晶InNの場合のトランジスタ1aのON電流/OFF電流比の切り替えが十分に可能であることがわかる。

【0053】
図4には、窒化物半導体層4aが多結晶InN層の場合のトランジスタ1aのIDS-VGS特性が示されている。図4の横軸はVGS[V]を表し、図4の縦軸はIDS[A]を表す。

【0054】
図4に示す結果によれば、VGSが4[V]~-8[V]の範囲において減少するに伴って、IDSも減少し、VGSが4[V]でのIDSの値と、VGSが-8[V]でのIDSの値との比が10程度となっていることがわかる。従って、図4を参照すれば、VGSを制御することによって、多結晶InNの場合のトランジスタ1aのIDSの制御が十分に可能であることがわかる。

【0055】
図5には、窒化物半導体層4aが非晶質InN層の場合のトランジスタ1aのIDS-VDS特性が示されている。図5の横軸はVDS[V]を表し、図5の縦軸はIDS[A]を表す。

【0056】
図5に示す結果は、VGSを、10[V]~0[V]の範囲において、-2[V]のステップで変化させた場合のIDS-VDS特性である。図5には、VGSが減少するに伴って、IDSもゼロに近づいていることが示されている。従って、図5を参照すれば、VGSを制御することによって、非晶質InNの場合のトランジスタ1aのON電流/OFF電流比の切り替えが十分に可能であることがわかる。

【0057】
(第2の実施形態:InN層)
図6及び図7は、第2の実施形態に係るトランジスタ1b(半導体素子)の構成の一態様を説明するための図である。なお、本実施形態においても、窒化物半導体層4bは、基板2b上に設けられたInN層である。

【0058】
図6(A)は、トランジスタ1bの平面形状を示す光学顕微鏡像であり、図6(B)は、図6(A)中に示したI-I線に沿うトランジスタ1bの断面の構成を主に示す図である。

【0059】
図6(A)は、トランジスタ1bの層構造を示すTEM(Transmission Electron Microscope:透過型電子顕微鏡)格子像であり、図6(B)は、図6(A)にInNと示した領域からの電子線回折パターン(TEM像のフーリエ変換像)であり、図6(C)は、図6(A)にYSZと示した領域からの電子線回折パターン(TEM像のフーリエ変換像)である。図6(A)~(C)から、単結晶YSZ基板上に、窒化物半導体層としての単結晶InNがエピタキシャル成長していることが確認できる。

【0060】
トランジスタ1bは、基板2b、窒化物半導体層4b、絶縁層5b、ソース電極61、ドレイン電極62、ゲート電極63を備える。窒化物半導体層4b、絶縁層5bは、基板2bの主面S1bに順に設けられている。

【0061】
この実施態様では、基板2bは、イットリア安定化ジルコニア基板(YSZ基板)である。YSZ基板は、InNはもとより、InNを主成分とするInGaN、InAlN、InAlGaN等、の窒化物半導体との面内格子不整合が比較的に小さい。基板2bの主面S1bは、窒化物半導体層4bに接合しており、面指数(111)を有する。主面S1bは、原子レベルにまで平坦化されている。

【0062】
窒化物半導体層4bとしてのInN層は、基板2bの上に設けられている。窒化物半導体層4bは、基板2bに接合している。窒化物半導体層4bは、単結晶である。窒化物半導体層4bは、基板2bの主面S1bからエピタキシャル成長によって形成されたエピタキシャル層である。窒化物半導体層4bは、N極性及びIII族極性の何れかであることができる。窒化物半導体層4bは、不純物のZn(亜鉛)を含有することができる。窒化物半導体層4bの平面形状は、例えば50μm×5μm~50μm×10μmの程度の矩形である。

【0063】
窒化物半導体層4bであるInN層の膜厚は、1nm以上10nm以下である。既に図2を参照して説明したように、窒化物半導体層であるInN層の膜厚が1nm以上10nm以下の範囲において、窒化物半導体層のON電流/OFF電流比が10以上10以下の程度となり、良好なON電流/OFF電流比が実現できる。また、1nm以上10nm以下の範囲で窒化物半導体層の膜厚が薄い程、ON電流/OFF電流比が良好となる。しかも、上記傾向は、窒化物半導体層であるInN層が、単結晶であるか、多結晶や非晶質であるかに依らない。

【0064】
従って、本実施形態においては、窒化物半導体層4bであるInN層は単結晶YSZ基板上にエピタキシャル成長した単結晶InNであるが、合成石英基板等の上に堆積させた多結晶若しくは非晶質のInN層であっても、その膜厚を1nm以上10nm以下の範囲に設計することで、単結晶と同等の電気的特性を得ることができる。

【0065】
絶縁層5bは、窒化物半導体層4bに接合している。絶縁層5bは、非晶質のHfO層、Al層、SiO層などを例示することができる。既に説明したように、InNは、これらの絶縁層の表面に対する濡れ性が高いため、InN層との界面での欠陥発生を抑制する効果がある。なお、この絶縁層5bの膜厚は、例えば、1nm以上100nm以下である。

【0066】
図6に示した例では、ソース電極61、ドレイン電極62、ゲート電極63の厚みは、何れも、50nmの程度であり、ソース電極61、ドレイン電極62、ゲート電極63の材料は、何れも、例えば、Auである。ソース電極61とドレイン電極62は、何れも、窒化物半導体層4bと絶縁層5bとに接合している。ゲート電極63は、絶縁層5bの表面に設けられ、絶縁層5bに接合している。

【0067】
次に、トランジスタ1bの製造方法を例示により説明する。基板2bに対応するウェハを用意する。本実施形態では、このウェハはYSZ基板であるが、多結晶や非晶質のInN層を形成する場合には、非単結晶基板や絶縁性基板(例えば、合成石英基板)であってもよい。このウェハの表面に、窒化物半導体層4bと絶縁層5bを、この順に積層する。

【0068】
窒化物半導体層4bに対応するInN層は、第1の実施形態と同様、パルススパッタ法(PSD法)により形成する。InN層の堆積レートは、1nm/min程度であり、厚みは1~10nmの範囲に設定する。本実施形態では単結晶InNを形成したため、エピタキシャル温度は600~700℃とした。しかし、非晶質InNをスパッタリング法で堆積する場合には室温程度の堆積温度とし、多結晶InNを堆積する場合には300~500℃程度である。つまり、単結晶のInN層を成膜する場合の、一般的な結晶成長温度(600℃以上)よりも低温である。

【0069】
窒化物半導体層4bに対応するInN層は、PSD法以外のスパッタリング法で成膜してもよく、その他の蒸着法やMBE法やMOCVD法といった薄膜形成方法によってもよいが、比較的低温で組成が均一な膜を形成し易いという観点から、スパッタリング法が好ましい。なお、上述のように、多結晶の窒化物半導体層4aは、高温で成膜するほど個々のグレインのサイズが大きくなり、平坦な膜を得ることが難しくなるため、600℃未満の温度で成膜することが好ましい。

【0070】
絶縁層5bが酸化物半導体である場合、例えば、原子層堆積法(ALD法)により形成する。ALD法で成膜する際の酸素原料はHOであり、堆積温度は200℃程度であり、堆積時間は1時間30分程度である。

【0071】
ソース電極61およびドレイン電極62のそれぞれに対応するコンタクト孔は、絶縁層5bに、リソグラフィ技術を用いて形成される。ソース電極61およびドレイン電極62は、何れも、例えばAuを真空蒸着した後にリソグラフィにより形成する。ゲート電極63は、絶縁層5bの表面に真空蒸着したAuを、リフトオフ法によりパターニングして形成する。

【0072】
このように、基板2bに対応するウェハの表面に、窒化物半導体層4b、絶縁層5bを、この順で積層し、ソース電極61、ドレイン電極62、ゲート電極63を形成した後、トランジスタ1bに対応する各チップに分離する。上記の製造方法によって、トランジスタ1bが製造される。

【0073】
次に、図8を参照して、上述したInN層をチャネルとするトランジスタ1bのトランジスタ特性について説明する。

【0074】
図8(A)および(B)には、窒化物半導体層4bが膜厚2nmの単結晶InN層の場合のトランジスタ1bの、+2[V]~-2[V]の範囲において-1[V]のステップでVGSを変化させた場合のIDS-VDS特性(図8(A))、および、5[V]のVDSの下でのIDS-VGS特性(図8(B))が示されている。図8(A)の横軸はVDS[V]を表し、図8(A)の縦軸はIDS[mA/mm]を表す。また、図8(B)の横軸はV[V]を表し、図8(B)の縦軸はIDS[A]を表す。

【0075】
図8(C)および(D)には、窒化物半導体層4bが膜厚5nmの単結晶InN層の場合のトランジスタ1bの、+4[V]~-10[V]の範囲において-2[V]のステップでVGSを変化させた場合のIDS-VDS特性(図8(C))、および、5[V]のVDSの下でのIDS-VGS特性(図8(D))が示されている。図8(C)の横軸はVDS[V]を表し、図8(C)の縦軸はIDS[mA/mm]を表す。また、図8(D)の横軸はV[V]を表し、図8(D)の縦軸はIDS[A]を表す。

【0076】
図8(A)~(D)に示す結果を参照すれば、VGSを制御することによって、単結晶InNの場合のトランジスタ1bのON電流/OFF電流比の切り替えが十分に可能であることがわかる。

【0077】
また、上述のとおり、多結晶若しくは非晶質のInN層であっても、その膜厚を1nm以上10nm以下の範囲に設計することで、単結晶と同等の電気的特性を得ることができる。従って、窒化物半導体層4bが多結晶若しくは非晶質のInN層であっても、同様に、トランジスタ1bのON電流/OFF電流比の切り替えが十分に可能である。

【0078】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。

【0079】
例えば、本発明に係る半導体素子を、上述のInN層の少なくとも一方の主面に、InNと組成の異なる窒化物半導体層が接合した積層構造を備えた構成のもの、つまり、ヘテロ接合を有する構造の半導体素子としてもよい。

【0080】
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。例えば、本実施形態の窒化物半導体層4a,4bは、トランジスタ以外の他の半導体素子に適用可能できる。窒化物半導体層4aの場合には、窒化物半導体層4aと共に第1の絶縁層3aもこのような半導体素子に適用される。

【0081】
(第3の実施形態:InGaAlN層)
上述の第1および第2の実施形態では、窒化物半導体層は、一般式InGaAlN(但し、x+y+z=1.0)においてx=1であるInN層とした。そして、InN層の場合には、これを特定の厚み範囲のものとすることで、単結晶と同等のチャネル特性を示す「非単結晶」の膜が得られることを明らかにした。

【0082】
しかし、特定の厚み範囲(1~10nm)でしか所望の電気的特性が得られない場合には、半導体素子の設計の自由度が担保できないという問題がある。そこで、本発明者らは、InGaAlN系窒化物半導体の電気的特性に関する更なる検討を進めたところ、特定の組成範囲のものにおいては、「非単結晶膜」であっても単結晶と同等のチャネル特性を示すことが明らかとなった。

【0083】
これまで、InGaAlN系窒化物半導体中のInは他の元素に比較してイオン半径が大きく、熱力学的観点からは、広い範囲で組成を変えることは困難であると考えられてきた。しかし、このような従来の知見は、比較的高い温度で成膜されるCVD法で得られたInGaAlN系窒化物半導体についてのものである。本発明者らは、上記知見はあくまでも熱平衡状態下で成膜されたInGaAlN系窒化物半導体についてのものであり、比較的低温での成膜が可能なスパッタリング法でInGaAlN系窒化物半導体を堆積させると、熱的に非平衡な状態のままクエンチされて安定的に膜形成が進行するのではないかとの考えに基づき検討を進め、本発明を成すに至った。

【0084】
以降の実施例では、一般式InGaAlN(但し、x+y+z=1.0)で表記されるInGaAlN系窒化物半導体の電気的特性が、その組成にどのように依存するかについての検討結果について説明する。

【0085】
図1に図示した構成の電界効果型のトランジスタ1aを試作し、チャネルとなる窒化物半導体層4aの組成(InGaAlN)を種々に変えて、それらのトランジスタ1aのON電流とOFF電流の比(オン/オフ比)および最大電流密度で電気的特性を評価した。基板2aは合成石英基板であり、第1の絶縁層3aは厚みが20nmのHfOであり、第2の絶縁層5aはゲート絶縁膜を兼ね、厚みが20nmのHfOである。なお、基板2aは、合成石英基板以外の、非単結晶基板や絶縁性基板であってもよく、第1の絶縁層3aおよび第2の絶縁層5aは、Al層やSiO層であってもよい。また、何れのトランジスタ1aも、ゲート長は5μm、チャネル幅は50μmである。

【0086】
InGaAlN層は何れも、スパッタリング法(本実施形態ではPSD法)により形成した。堆積レートは1nm/min程度である。また、堆積温度を600℃未満とし、多結晶若しくは非晶質のInGaAlN層とした。

【0087】
図9は、試作したトランジスタ1aが備える窒化物半導体層4aの組成を、InGaAlNの三元相図中にプロットした図である。

【0088】
図10は、図9に示したもののうち、オン/オフ比が10以上を示したトランジスタ1aが備える窒化物半導体層4aの組成を●印で、それ以外の窒化物半導体層4aの組成を○印で、InGaAlNの三元相図中にプロットした図である。

【0089】
この結果によれば、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあると、オン/オフ比が10以上を示したトランジスタ1aが得られている。

【0090】
また、図11は、オン/オフ比が10以上を示したトランジスタが備える窒化物半導体層の組成を●印で、それ以外の窒化物半導体層の組成を○で、InGaAlNの三元相図中にプロットした図である。

【0091】
この結果によれば、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあると、オン/オフ比が10以上を示したトランジスタ1aが得られている。

【0092】
さらに、図12は、トランジスタの最大電流密度が5mA/mmを超える特性を示したトランジスタが備える窒化物半導体層の組成を●印で、それ以外の窒化物半導体層の組成を○印で、InGaAlNの三元相図中にプロットした図である。

【0093】
この結果によれば、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にあると、最大電流密度が5mA/mmを超える特性が得られている。

【0094】
このように、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の窒化物半導体層の組成が、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあると、非単結晶膜であっても、トランジスタ動作として十分なチャネル特性(オン/オフ比10以上)が得られ、0.3≦x<0.7の場合に0≦z<0.2、0.7≦x≦1.0の場合に0≦z<0.1の範囲にあると、オン/オフ比はさらに一桁高く(10以上)なる。さらに、窒化物半導体層の組成が、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にあると、最大電流密度が5mA/mmを超える優れたトランジスタ特性が得られることが明らかとなった。

【0095】
なお、第1の実施態様において説明したように、一般式InGaAlNで表記した場合のx=1.0の組成の窒化物半導体であるInNをチャネル層とした場合には、膜厚が10nmを超えると十分なトランジスタ特性を得ることができない。

【0096】
そこで、半導体素子の設計の自由度を担保するという観点からは、上記組成範囲からInNを除いたもの、つまり、窒化物半導体層のIn組成比xが0.99以下(x≦0.99)であることが好ましい。

【0097】
1%以上のAl若しくはGaを含有するInGaAlN系窒化物半導体、つまり、一般式InGaAlNで表記した場合にx≦0.99である窒化物半導体の膜は、構造的に強くなり、欠陥が生成し難いことが知られている(例えば、非特許文献4を参照)。これは、1%以上のAl若しくはGaを含有するInGaAlN系窒化物半導体は熱力学的に相分離しやすい状態となり、AlやGaの濃度が局所的に不均一となり易く、その結果、転位の伝播が抑制されるという現象によるものと考えられる。

【0098】
図13は、InGaAlNで表記した場合の、x=0.64、y=0、z=0.36である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図13(A)には、+5[V]~-7[V]の範囲において-1[V]のステップでVGSを変化させた場合のIDS-VDS特性が示されている。また、図13(B)には、1[V]のVDSの下でのIDS-VGS特性が示されている。

【0099】
このトランジスタは、合成石英基板上に、室温で、In0.64Al0.36Nの組成のチャネル層を、スパッタ法で5nm堆積したものである。なお、ゲート絶縁膜はHfOであり、ゲート長は5μm、チャネル幅は50μmである。

【0100】
上記組成は、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあり、オン/オフ比は7×10であり、最大電流密度は0.4mA/mmであった。

【0101】
図14は、InGaAlNで表記した場合の、x=0.34、y=0.33、z=0.33である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図14(A)には、+5[V]~-7[V]の範囲において-1[V]のステップでVGSを変化させた場合のIDS-VDS特性が示されている。また、図14(B)には、1[V]のVDSの下でのIDS-VGS特性が示されている。

【0102】
このトランジスタは、合成石英基板上に、基板温度400℃で、In0.34Ga0.33Al0.33Nの組成のチャネル層を、スパッタ法で5nm堆積したものである。なお、ゲート絶縁膜はHfOであり、ゲート長は5μm、チャネル幅は50μmである。

【0103】
上記組成もまた、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあり、オン/オフ比は1×10であり、最大電流密度は3.4×10-4mA/mmであった。

【0104】
図15は、InGaAlNで表記した場合の、x=0.42、y=0.42、z=0.16である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図15(A)には、+2[V]~-6[V]の範囲において-2[V]のステップでVGSを変化させた場合のIDS-VDS特性が示されている。また、図15(B)には、1[V]のVDSの下でのIDS-VGS特性が示されている。

【0105】
このトランジスタは、合成石英基板上に、基板温度400℃で、In0.42Ga0.42Al0.16Nの組成のチャネル層を、スパッタ法で5nm堆積したものである。なお、ゲート絶縁膜はHfOであり、ゲート長は5μm、チャネル幅は50μmである。

【0106】
上記組成は、0.3≦x<0.7、且つ、0≦z<0.2の範囲にあり、オン/オフ比は1×10であり、最大電流密度は1×10-3mA/mmであった。

【0107】
図16は、InGaAlNで表記した場合の、x=0.3、y=0.7、z=0である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図16(A)には、+5[V]~-9[V]の範囲において-0.5[V]のステップでVGSを変化させた場合のIDS-VDS特性が示されている。また、図16(B)には、1[V]のVDSの下でのIDS-VGS特性が示されている。

【0108】
このトランジスタは、合成石英基板上に、基板温度400℃で、In0.3Ga0.7Nの組成のチャネル層を、スパッタ法で30nm堆積したものである。なお、ゲート絶縁膜はHfOであり、ゲート長は5μm、チャネル幅は50μmである。

【0109】
上記組成もまた、0.3≦x<0.7、且つ、0≦z<0.2の範囲にあり、オン/オフ比は1×10であり、最大電流密度は0.5mA/mmであった。

【0110】
図17は、InGaAlNで表記した場合の、x=0.67、y=0.33、z=0である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図17(A)には、+4[V]~-9[V]の範囲において-1[V]のステップでVGSを変化させた場合のIDS-VDS特性が示されている。また、図17(B)には、1[V]のVDSの下でのIDS-VGS特性が示されている。

【0111】
このトランジスタは、合成石英基板上に、基板温度400℃で、In0.67Ga0.33Nの組成のチャネル層を、スパッタ法で6nm堆積したものである。なお、ゲート絶縁膜はHfOであり、ゲート長は5μm、チャネル幅は50μmである。

【0112】
上記組成は、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にあり、オン/オフ比は1×10であり、最大電流密度は7.5mA/mmであった。

【0113】
図18は、InGaAlNで表記した場合の、x=0.5、y=0.5、z=0である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図18(A)には、0[V]~-9[V]の範囲において-1[V]のステップでVGSを変化させた場合のIDS-VDS特性が示されている。また、図18(B)には、5[V]のVDSの下でのIDS-VGS特性が示されている。

【0114】
このトランジスタは、合成石英基板上に、基板温度400℃で、In0.5Ga0.5Nの組成のチャネル層を、スパッタ法で45nm堆積したものである。なお、このトランジスタはリングゲート構造のものであり、ゲート絶縁膜はHfOであり、ゲートリング直径は100μm、チャネル長は10μmである。

【0115】
上記組成もまた、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にあり、オン/オフ比は1×10であり、最大電流密度は25mA/mmであった。

【0116】
図13~図18に示したトランジスタ特性は、本発明者らが試作した多くのトランジスタの一部についてのものである。多数のトランジスタの特性解析を行った結果、窒化物半導体の組成につき、上述した結論を得た。

【0117】
すなわち、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあると、オン/オフ比が10以上を示したトランジスタ1aが得られる。

【0118】
また、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.3≦x≦1.0、且つ、0≦z<0.4の範囲にあると、オン/オフ比が10以上を示したトランジスタ1aが得られる。

【0119】
さらに、一般式InGaAlN(但し、x+y+z=1.0)で表記した場合の組成が、0.5≦x≦1.0、且つ、0≦z<0.1の範囲にあると、最大電流密度が5mA/mmを超える特性が得られる。

【0120】
以上、一般式InGaAlN(但し、x+y+z=1.0)で表記される窒化物半導体層をチャネルとして備える本発明に係る半導体素子について説明してきたが、そのトランジスタ構成は種々に変更可能であることは言うまでもない。以下に、幾つかのトランジスタ構成例を示す。

【0121】
図19は、上述のInGaAlNの窒化物半導体層4cの上に、AlN層を第2の窒化物半導体層6cを接合させた積層構造(ヘテロ接合構造)を有するトランジスタ1cの構成例を示す図である。

【0122】
この図に示した例では、基板2cは合成石英基板である。窒化物半導体層4cは、例えば3nmの膜厚の多結晶若しくは非晶質の膜である。第2の窒化物半導体層6cの上には絶縁層5cとして、15nmの膜厚の非晶質のHfO層が設けられている。窒化物半導体層4cと絶縁層5cとしてのHfO層の間にAlN層を第2の窒化物半導体層6cとして介在させることで、良好な界面を得ている。

【0123】
図20は、ボトムゲート構造のトランジスタ1dの構成例を示す図である。

【0124】
この図に示した例でも、基板2dは合成石英基板である。窒化物半導体層4dは、例えば3nmの膜厚の多結晶若しくは非晶質の膜である。窒化物半導体層4dと基板2dとの間に、絶縁層5dとして、100~150nmの膜厚の非晶質のHfO層が設けられ、ゲート63は90nm程度の厚みのITO膜で形成されている。

【0125】
このように、本発明に係る半導体素子は、上述の窒化物半導体層の少なくとも一方の主面に、該窒化物半導体層と組成の異なる第2の窒化物半導体層が接合した積層構造(ヘテロ接合構造)を備えるものとしてもよい。

【0126】
このとき、第2の窒化物半導体層は、上述の一般式InGaAlN(但し、x+y+z=1.0)で表記される窒化物半導体層であってもよい。例えば、窒化物半導体層をInx1Gay1Alz1Nとし、第2の窒化物半導体層をInx2Gay2Alz2N(但し、x2≠x1)とし、Inx1Gay1Alz1Nの窒化物半導体層の上下をInx2Gay2Alz2Nの第2の窒化物半導体層で挟むダブルヘテロ構造のトランジスタとするなどしてもよい。
【産業上の利用可能性】
【0127】
本発明によれば、製造条件の制約が大幅に解消され、しかも安価で、優れた電気特性を有するInGaAlN系窒化物半導体層を備えた半導体素子が提供される。
【符号の説明】
【0128】
1a,1b,1c,1d トランジスタ
2a,2b,2c,2d 基板
3a 第1の絶縁層
4a,4b,4c,4d 窒化物半導体層
5a 第2の絶縁層
5b,5c,5d 絶縁層
6c 第2の窒化物半導体層
61 ソース電極
62 ドレイン電極
63 ゲート電極
S1a,S1b 主面

図面
【図1】
0
【図2】
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【図3】
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【図4】
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【図5】
4
【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
18
【図20】
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