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明細書 :抵抗変化型記憶素子のデータ書き込み装置

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成29年4月13日(2017.4.13)
発明の名称または考案の名称 抵抗変化型記憶素子のデータ書き込み装置
国際特許分類 G11C  11/15        (2006.01)
FI G11C 11/15 140
国際予備審査の請求
全頁数 31
出願番号 特願2016-510401 (P2016-510401)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り 掲載アドレス:http://intermag2014.ifw-dresden.de/index.php?id=122&no_cache=1&pd=752、掲載年月日:平成26年2月13日
国際出願番号 PCT/JP2015/058988
国際公開番号 WO2015/147016
国際出願日 平成27年3月24日(2015.3.24)
国際公開日 平成27年10月1日(2015.10.1)
優先権出願番号 2014060901
優先日 平成26年3月24日(2014.3.24)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG , US
発明者または考案者 【氏名】羽生 貴弘
【氏名】鈴木 大輔
【氏名】夏井 雅典
【氏名】望月 明
【氏名】大野 英男
【氏名】遠藤 哲郎
出願人 【識別番号】504157024
【氏名又は名称】国立大学法人東北大学
個別代理人の代理人 【識別番号】100095407、【弁理士】、【氏名又は名称】木村 満
【識別番号】100109449、【弁理士】、【氏名又は名称】毛受 隆典
【識別番号】100177149、【弁理士】、【氏名又は名称】佐藤 浩義
審査請求 未請求
要約 データ書き込み装置(1)は、書き込み対象の書き込みデータ(D)に応じ、MTJ素子(M)を含む一の電流路、または、MTJ素子(M)を含む他の電流路に電流を流し、MTJ素子(M)に書き込みデータ(D)を書き込む書き込み駆動部(20)、MTJ素子(M)への書き込みデータ(D)の書き込みを開始してから、書き込みデータ(D)に応じ、第1接続ノード、または、第2接続ノードの電圧を監視し、この一端の電圧を基に書き込みデータ(D)の書き込みが終了したことを検出し、データの書き込みが終了したことを表す書き込み終了信号(DONE)を供給する書き込み終了検出部(30)、書き込み終了検出部(30)によって供給された書き込み終了信号(DONE)に応答して、MTJ素子(M)への書き込みデータ(D)の書き込みを停止させる書き込み制御部(10)を備える。
特許請求の範囲 【請求項1】
第1のPMOSトランジスタのドレイン端に第1のNMOSトランジスタのドレイン端が接続され、前記第1のPMOSトランジスタのドレイン端と前記第1のNMOSトランジスタのドレイン端とを接続する第1接続ノードに、抵抗変化型の記憶素子の一方の端が接続され、
第2のNMOSトランジスタのドレイン端に第2のPMOSトランジスタのドレイン端が接続され、前記第2のPMOSトランジスタのドレイン端と前記第2のPMOSトランジスタのドレイン端とを接続する第2接続ノードに前記記憶素子の他方の端が接続され、
書き込み対象のデータに応じ、前記第1のPMOSトランジスタと前記記憶素子と前記第2のNMOSトランジスタを含む電流路、または、前記第2のPMOSトランジスタと前記記憶素子と前記第1のNMOSトランジスタとを含む電流路に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第1接続ノード、または、前記第2接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える、
ことを特徴とする抵抗変化型記憶素子のデータ書き込み装置。
【請求項2】
前記書き込み終了検出手段は、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を供給する、
ことを特徴とする請求項1に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項3】
前記書き込み終了検出手段は、インバータを備え、
前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を出力する、
ことを特徴とする請求項1または2に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項4】
前記書き込み終了検出手段は、
前記書き込み手段により、前記記憶素子に第1のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第1の端の電圧が第1の閾値より小さい値から大きい値に変化したとき、及び、
前記書き込み手段により、前記記憶素子に第2のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第2の端の電圧が第2の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する、
ことを特徴とする請求項1、2または3に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項5】
前記書き込み終了検出手段は、
前記書き込み対象のデータに応じて、前記書き込み手段の第1の端の電圧と第2の端の電圧の一方を選択する手段を備える、
ことを特徴とする請求項1から4の何れか1項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項6】
前記書き込み制御手段は、
第1のデータまたは第2のデータの書き込みの要求を受け付ける書き込み要求受付部と、
前記書き込み要求受付部が受け付けた前記第1のデータの書き込みの要求に従って、前記記憶素子への前記第1のデータの書き込みを前記書き込み手段に実行させる第1の書き込み制御部と、
前記書き込み要求受付部が受け付けた前記第2のデータの書き込みの要求に従って、前記記憶素子への前記第2のデータの書き込みを前記書き込み手段に実行させる第2の書き込み制御部と、を備え、
前記第1の書き込み制御部は、前記書き込み終了検出手段から供給された前記第1のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第1のデータの書き込みを停止させ、
前記第2の書き込み制御部は、前記書き込み終了検出手段から供給された前記第2のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第2のデータの書き込みを停止させる、
ことを特徴とする請求項1から5の何れか1項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項7】
複数の前記記憶素子が配置され、
前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、
前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、
前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する、
ことを特徴とする請求項1から6の何れか1項に記載の抵抗変化型記憶素子のデータ書き込み装置。
発明の詳細な説明 【技術分野】
【0001】
この発明は、抵抗変化型記憶素子のデータ書き込み装置に関する。
【背景技術】
【0002】
MTJ(Magnetic Tunneling Junction:磁気トンネル接合)素子等の抵抗変化型の記憶素子は、書き込み電流が供給されると、その抵抗状態が変化する。しかし、素子毎に抵抗状態が変化するタイミングにばらつきがある。このため、抵抗変化型の記憶素子へ書き込み電流の供給には、記憶素子の抵抗状態を変化させるために十分な時間が確保される。しかし、この手法は、抵抗変化型の記憶素子の抵抗状態が変化した後も(データが書き込みが完了した後も)、記憶素子に書き込み電流を供給し続けるため、無駄な電力を消費する。
【0003】
非特許文献1から4には、抵抗変化型の記憶素子へのデータの書き込みの終了を検出する技術が開示されている。非特許文献1から3には、記憶素子に記憶されたデータを間欠的に読み出し、書き込み対象のデータが読み出された場合に書き込みの終了を検出する装置が開示されている。非特許文献4には、抵抗変化型の記憶素子の一端の電圧が、書き込み対象のデータに対応する電圧に変化した場合にデータの書き込みの終了を検出する装置が開示されている。
【先行技術文献】
【0004】

【非特許文献1】P.Zhou,et al.,“Energy Reduction for STT-RAM using Early Write Termination”,ICCAD,p.264,Nov.2009
【非特許文献2】Y.Lakys,et al.,“Self-Enabled ”Error-Free“ Switching Circuit for Spin Transfer Torque MRAM and Logic”,IEEE Trans.Magn.Vol.48,No.9,p.2403,Nov.2012
【非特許文献3】N.Strikos,et al.,“Low-Current Probabilistic Writes for Power-Efficient STT-RAM Caches”,Proc.ICCD,p.511,Oct.2013
【非特許文献4】T.Zheng,et al.,“Variable-Energy Write STT-RAM Architecture with Bit-Wise Write-Completion Monitoring”,Proc.ISLPED,p.229,Sep.2013
【発明の概要】
【発明が解決しようとする課題】
【0005】
非特許文献1から3に開示された装置は、記憶素子からデータを読み出す間隔が長いと、実際にデータの書き込みが終了してからデータの書き込み終了が検出されるまでの時間差が生じ、時間差の分だけ無駄な電力を消費するという問題がある。逆に、記憶素子からデータを読み出す間隔が短いと、データの読みだし回数が増加し、消費電力が増大するという問題がある。
【0006】
また、非特許文献4に開示された装置は、記憶素子に流れる書き込み電流の方向によって、検出される電圧の変化が大きい場合と小さい場合とがある。検出される電圧の変化が小さい場合にはデータの書き込み終了の検出が正しく行われていない可能性がある。このため、非特許文献4に開示された装置は、書き込み終了の検出マージンが低いという問題がある。また、非特許文献4に開示された装置は、記憶素子の一端の電圧の変化を書き込み対象のデータ毎に検出する回路を備える必要があり、この回路にはリセット機能付きのフリップフロップ等を備えるため、回路面積が大きいという問題がある。
【0007】
本発明は、こうした実情に鑑みてなされたものであり、書込み終了について高い検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減するデータ書き込み装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するために、本発明の抵抗変化型記憶素子のデータ書き込み装置は、
第1のPMOSトランジスタのドレイン端に第1のNMOSトランジスタのドレイン端が接続され、前記第1のPMOSトランジスタのドレイン端と前記第1のNMOSトランジスタのドレイン端とを接続する第1接続ノードに、抵抗変化型の記憶素子の一方の端が接続され、
第2のNMOSトランジスタのドレイン端に第2のPMOSトランジスタのドレイン端が接続され、前記第2のPMOSトランジスタのドレイン端と前記第2のPMOSトランジスタのドレイン端とを接続する第2接続ノードに前記記憶素子の他方の端が接続され、
書き込み対象のデータに応じ、前記第1のPMOSトランジスタと前記記憶素子と前記第2のNMOSトランジスタを含む電流路、または、前記第2のPMOSトランジスタと前記記憶素子と前記第1のNMOSトランジスタとを含む電流路に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第1接続ノード、または、前記第2接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える。
【0009】
前記書き込み終了検出手段は、例えば、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは閾値を下回ったときに前記書き込み終了信号を供給する。
【0010】
前記書き込み終了検出手段は、例えば、インバータを備え、前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは閾値を下回ったときに前記書き込み終了信号を出力する。
【0011】
前記書き込み終了検出手段は、例えば、前記書き込み手段により、前記記憶素子に第1のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第1の端の電圧が第1の閾値より小さい値から大きい値に変化したとき、及び、前記書き込み手段により、前記記憶素子に第2のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第2の端の電圧が第2の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する。
【0012】
前記書き込み終了検出手段は、例えば、前記書き込み対象のデータに応じて、前記書き込み手段の第1の端の電圧と第2の端の電圧の一方を選択する手段を備える。
【0013】
前記書き込み制御手段は、例えば、第1のデータまたは第2のデータの書き込みの要求を受け付ける書き込み要求受付部と、前記書き込み要求受付部が受け付けた前記第1のデータの書き込みの要求に従って、前記記憶素子への前記第1のデータの書き込みを前記書き込み手段に実行させる第1の書き込み制御部と、前記書き込み要求受付部が受け付けた前記第2のデータの書き込みの要求に従って、前記記憶素子への前記第2のデータの書き込みを前記書き込み手段に実行させる第2の書き込み制御部と、を備え、前記第1の書き込み制御部は、前記書き込み終了検出手段から供給された前記第1のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第1のデータの書き込みを停止させ、前記第2の書き込み制御部は、前記書き込み終了検出手段から供給された前記第2のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第2のデータの書き込みを停止させる。
【0014】
例えば、複数の前記記憶素子が配置され、前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する。
【発明の効果】
【0015】
本発明によれば、書込み終了について高い検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施の形態に係るデータ書き込み装置のブロック図である。
【図2】(a)は高抵抗状態のMTJ素子の構成を示した図である。(b)は低抵抗状態のMTJ素子の構成を示した図である。
【図3】図1に示した書き込み制御部の回路構成を示した図である。
【図4】図1に示した書き込み駆動部及び書き込み終了検出部の回路構成を示した図である。
【図5】(a)はMTJ素子の抵抗値の時間的変化を示したタイミングチャートである。(b)はビットラインの電圧の時間的変化を示したタイミングチャートである。(c)はビットラインバーの電圧の時間的変化を示したタイミングチャートである。(d)はイネーブルバー信号の信号レベルの時間的変化を示したタイミングチャートである。(e)は書き込み終了信号の信号レベルの時間的変化を示したタイミングチャートである。(f)は書き込み電流の時間的変化を示したタイミングチャートである。
【図6】CMOS型のインバータの構成を示した図である。
【図7】書き込みデータ「0」を書き込む場合の書き込み制御部の動作を示した図である。
【図8】書き込みデータ「0」を書き込む場合の書き込み駆動部及び書き込み終了検出部の動作を示した図である。
【図9】書き込みデータ「0」が書き込まれた場合の書き込み制御部の動作を示した図である。
【図10】書き込みデータ「1」を書き込む場合の書き込み制御部の動作を示した図である。
【図11】書き込みデータ「1」を書き込む場合の書き込み駆動部及び書き込み終了検出部の動作を示した図である。
【図12】書き込みデータ「1」が書き込まれた場合の書き込み制御部の動作を示した図である。
【図13】本発明の第1の変形例に係るデータ書き込み装置の構成を示したブロック図である。
【図14】本発明の第2の変形例に係るデータ書き込み装置の構成を示したブロック図である。
【発明を実施するための形態】
【0017】
以下、図面を参照して本発明の実施の形態に係るデータ書き込み装置を説明する。
図1に示すように、データ書き込み装置1は、メモリセルMCにデータを書き込む。メモリセルMCは1つのMTJ(Magnetic Tunneling Junction:磁気トンネル接合)素子Mを有する。データ書き込み装置1は、書き込み対象のデータ「0」または「1」に対応する電流をMTJ素子Mに流すことによりデータを書き込む。データ書き込み装置1は、MTJ素子Mの抵抗状態が変化するとデータの書き込み終了を検出し、MTJ素子Mへの通電を停止する。以下、書き込み対象のデータを書き込みデータD、MTJ素子Mにデータを書き込むための電流を書き込み電流Iという。

【0018】
データ書き込み装置1は、書き込み制御部10と、書き込み駆動部20と、書き込み終了検出部30とを備える。

【0019】
書き込み制御部10は、例えば、CPU(Central Processing Unit)の演算処理回路100から書き込みデータDを表す信号とイネーブルバー信号/ENを受け取る。さらに、書き込み制御部10は、書き込み終了検出部30から書き込み終了信号DONEを受け取る。書き込み制御部10は、演算処理回路100から受け取ったイネーブルバー信号/ENの信号レベル、及び、書き込み終了検出部30から受け取った書き込み終了信号DONEの信号レベルに応じて、有効な書き込み駆動信号WR(アクティブレベルの書き込み駆動信号WR)または無効な書き込み駆動信号WR(非アクティブレベルの書き込み駆動信号WR)を書き込み駆動部20に供給する。具体的には、書き込み制御部10は、ロウレベルのイネーブルバー信号/ENを受け取った後、ハイレベルの書き込み終了信号DONEを受け取るまでの間は、アクティブレベルの書き込み駆動信号WRを書き込み駆動部20に供給する。また、書き込み制御部10は、ハイレベルのイネーブルバー信号/ENおよびハイレベルの書き込み終了信号DONEを受け取っている間は、非アクティブレベルの書き込み駆動信号WRを書き込み駆動部20に供給する。

【0020】
書き込み駆動部20は、ビットラインBL及びビットラインバー/BLに接続されている。書き込み駆動部20は、書き込み制御部10からアクティブレベルの書き込み駆動信号WRを受け取ると、書き込みデータDに応じた方向の書き込み電流IをビットラインBL、ビットラインバー/BLに流す。これにより、ビットラインBL、MTJ素子M、ビットラインバー/BLから形成される電流パスに書き込み電流Iが流れ、MTJ素子Mに書き込みデータD「0」または「1」が書き込まれる。

【0021】
MTJ素子Mは、図2に示すように、ピン(固定)層MP、絶縁層MI、フリー(可動)層MFの3層から構成される。
ピン層MPとフリー層MFは強磁性体、(例えばCoFeB)、強磁性ホイスラー合金(例えばCo2FeAl、Co2MnSi)等の材料から構成される。ピン層MPの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層MFの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。

【0022】
絶縁層MIは、ピン層MPとフリー層MFとの間に設けられた薄膜である。絶縁層MIは、例えば、酸化マグネシウム(MgO)、アルミナ(Al2O3)、スピネル単結晶(MgAl2O4)等の材料から構成される。

【0023】
フリー層MFの磁化の方向がピン層MPの磁化の方向に対して相対的に変化すると、MTJ素子Mの抵抗値が変化する。図2(b)に、ピン層MPとフリー層MFの磁化の方向が互いに揃っている状態(平行状態)を示す。図2(a)に、ピン層MPとフリー層MFの磁化の方向が揃っていない状態(反平行状態)を示す。MTJ素子Mの抵抗値は、平行状態にあるときの方が反平行状態にあるときよりも小さい。平行状態にあるMTJ素子Mの抵抗状態を低抵抗状態、反平行状態にあるMTJ素子Mの抵抗状態を高抵抗状態という。

【0024】
MTJ素子Mの抵抗状態をスイッチさせるためには、磁化反転に必要な電流値(電流閾値)の書き込み電流IをMTJ素子Mに流す。MTJ素子Mが高抵抗状態であるとき、フリー層MFからピン層MPに電流閾値以上の書き込み電流Iが流れると、フリー層MFの磁化が反転し、フリー層MFとピン層MPの磁化の方向とが互いに揃った状態に変化する。即ち、MTJ素子Mは低抵抗状態にスイッチする。

【0025】
一方、MTJ素子Mが低抵抗状態であるとき、ピン層MPからフリー層MFに電流閾値以上の書き込み電流Iが流れると、フリー層MFの磁化の方向が反転し、フリー層MFとピン層MPの磁化の方向とが逆向きの状態に変化する。即ち、MTJ素子Mの抵抗状態は高抵抗状態にスイッチする。

【0026】
以下の説明では、MTJ素子Mの低抵抗状態をデータ「0」、高抵抗状態をデータ「1」に対応付ける。つまり、メモリセルMCは、1ビットのデータを記憶する。MTJ素子Mが高抵抗状態から低抵抗状態に変化した場合にデータ「0」がメモリセルMCに書き込まれたことになる。MTJ素子Mが低抵抗状態から高抵抗状態に変化した場合にデータ「1」がメモリセルMCに書き込まれたことになる。

【0027】
図1を参照する。書き込み終了検出部30は、一対のビットラインBL、ビットラインバー/BLに接続されている。MTJ素子Mの一方の端はノードSN0でビットラインBLに接続されている。MTJ素子Mの他方の端はノードSN1でビットラインバー/BLに接続されている。書き込み終了検出部30は、ノードSN0、SN1のうち、書き込みデータに応じて選択した接続ノードの電圧を継続して監視する。書き込み終了検出部30は、ノードSN0、SN1のうち選択したノードの電圧が閾値条件を満たすと、データの書き込みが終了したことを検出する。具体的には、ノードSN0、SN1の電圧が、閾値を下回る状態から上回る状態に変化すると、又は閾値を上回る状態から下回る状態に変化すると、書き込み終了検出部30は、データの書き込みが終了したことを検出する。以下、ノードSN0、SN1の閾値を電圧Vth0、Vth1とする。接続ノードSN0の電圧V、接続ノードSN1の電圧Vは、それぞれMTJ素子Mの一端の電圧を表す。書き込み終了検出部30は、ノードSN0の電圧Vが閾値Vth0を下回ると、書き込みデータD「0」の書き込みの終了を検出する。また、書き込み終了検出部30は、ノードSN1の電圧Vが閾値Vth1を上回ると、書き込みデータD「1」の書き込みの終了を検出する。

【0028】
書き込み終了検出部30は、書き込みデータDの書き込みの終了を検出すると、書き込みの終了を示すハイレベルの書き込み終了信号DONEを書き込み制御部10に供給する。書き込み終了検出部30は、演算処理回路100から供給されるデータDを表す信号により、次のデータの書き込みが開始されたことを検出すると、ハイレベルの書き込み終了信号10の供給を停止する。一方、書き込み終了検出部30は、ノードSN0の電圧Vが閾値Vth0を上回っている場合、または、ノードSN1の電圧Vが閾値Vth1を下回っている場合には、ロウレベルの書き込み終了信号DONEを書き込み制御部10に供給する。

【0029】
次に、図3を参照して、書き込み制御部10の回路構成を説明する。

【0030】
書き込み制御部10は、制御信号供給部11と、駆動信号供給部12とを備える。

【0031】
制御信号供給部11は、演算処理回路100から供給されたイネーブルバー信号/ENと、書き込み終了検出部30から供給された書き込み終了信号DONEとに応じて、データの書き込みの可否を示すハイレベルまたはロウレベルの書き込み制御信号WCを駆動信号供給部12に供給する。

【0032】
制御信号供給部11は、PチャネルMOSFET(Metal Oxide Semiconductor field-effect transistor)111と、NチャネルMOSFET112、113とを備える。

【0033】
PチャネルMOSFET111の、ソースは電源線VDDを介して電源に、ドレインはNチャネルMOSFET112のドレインに、ゲートは信号線を介して演算処理回路100に接続されている。ゲートには演算処理回路100からイネーブルバー信号/ENが入力される。

【0034】
NチャネルMOSFET112の、ドレインはPチャネルMOSFET111のドレインに、ソースはNチャネルMOSFET113のドレインに、ゲートは信号線を介して書き込み終了検出部30に接続されている。ゲートには書き込み終了検出部30から書き込み終了信号DONEが入力される。

【0035】
NチャネルMOSFET113の、ドレインはNチャネルMOSFET112のソースに、ソースは接地線GNDに、ゲートは信号線を介して演算処理回路に接続されている。ゲートには演算処理回路100からイネーブルバー信号/ENが入力される。

【0036】
ノード114は、PチャネルMOSFET111とNチャネルMOSFET112の接続点である。ノード114は、信号線を介して駆動信号供給部12のインバータ121に接続されている。ノード114の電位に応じたハイレベルまたはロウレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0037】
演算処理回路100が、ロウレベルのイネーブルバー信号/ENを出力すると、PチャネルMOSFET111はオン、NチャネルMOSFET113はオフの状態になる。ロウレベルのイネーブルバー信号/ENは、MTJ素子Mへのデータの書き込みを開始するための信号である。

【0038】
また、書き込み終了検出部30が、ハイレベルの書き込み終了信号DONEを出力すると、NチャネルMOSFET112はオンの状態になる。書き込み終了検出部30は、データの書き込みの終了を検出してから、当該データと異なるデータの書き込みの開始を検出するまでの間、ハイレベルの書き込み終了信号DONEを出力する。具体的には、書き込み終了検出部30は、データ「0」の書き込みの終了を検出してから、データ「1」の書き込みの開始を検出するまでの間、及び、データ「1」の書き込みの終了を検出してから、データ「0」の書き込みの開始を検出するまでの間、ハイレベルの書き込み終了信号DONEを出力する。

【0039】
PチャネルMOSFET111,NチャネルMOSFET112がオン、NチャネルMOSFET113がオフの状態であるときを以下、初期化状態という。初期化状態のとき、電源線VDDを介して印加される電源電圧によってPチャネルMOSFET111とNチャネルMOSFET113との間の領域(ノード114)には電荷が蓄えられる。ノード114に蓄えられた電荷によってハイレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0040】
また、書き込み終了検出部30が、ロウレベルの書き込み終了信号DONEを出力すると、NチャネルMOSFET112はオフの状態になる。ロウレベルの書き込み終了信号DONEは、書き込みデータDの書き込みが開始されてからMTJ素子Mの抵抗状態が変化するまでの間、書き込み終了検出部30から供給される。
PチャネルMOSFET111がオン、NチャネルMOSFET112、NチャネルMOSFET113がオフの状態であるとき、電源線VDDを介して印加される電源電圧によってPチャネルMOSFET111とNチャネルMOSFET112との間の領域(ノード114)には電荷が蓄えられる。ノード114に蓄えられた電荷によってハイレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0041】
また、演算処理回路100がハイレベルのイネーブルバー信号/ENを出力すると、PチャネルMOSFET111はオフ、NチャネルMOSFET113はオンの状態になる。書き込み制御信号供給部11は、この状態で、ハイレベルの書き込み終了信号DONEが書き込み終了検出部30から供給されるのを待機し、ハイレベルの書き込み終了信号DONEが供給されたときに即座にMTJ素子Mへの書き込みを停止するための準備をする。演算処理回路100は、ロウレベルのイネーブルバー信号/ENの出力を開始してから所定の期間(MTJ素子Mの抵抗状態が変化するまでの時間よりも十分短い時間、例えば数ナノ秒)、ハイレベルのイネーブルバー信号/ENの出力を継続する。所定の期間が経過すると、演算処理回路100は、ロウレベルのイネーブルバー信号/ENの出力を停止し、ハイレベルのイネーブルバー信号/ENの出力を開始する。図5(d)に示す例では、ロウレベルのイネーブルバー信号/ENは、時間t1から時間t1’の期間、時間t4から時間t4’の期間、出力されている。

【0042】
PチャネルMOSFET111とNチャネルMOSFET112がオフ、NチャネルMOSFET113がオンの状態であるとき、ノード114に蓄えられた電荷によってハイレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0043】
PチャネルMOSFET111がオフ、NチャネルMOSFET112とNチャネルMOSFET113がオンの状態であるとき、PチャネルMOSFET111NチャネルMOSFET112との間の領域(ノード114)に蓄えられた電荷は接地線GNDに放電される。従って、ロウレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0044】
駆動信号供給部12は、演算処理回路100から供給された書き込みデータDを表す信号と、制御信号供給部11から供給された書き込み制御信号WCと、に応じた書き込み駆動信号WRを書き込み駆動部20に出力する。

【0045】
駆動信号供給部12は、ハイレベルの書き込み制御信号WCが供給されている間、有効な書き込み駆動信号WRを書き込み駆動部20に出力する。具体的には、駆動信号供給部12は、書き込みデータDに応じて、書き込み駆動信号WR0及び/WR0、又は、書き込み駆動信号WR1及び/WR1、の一方をアクティブレベルとし、他方を非アクティブレベルとする。

【0046】
また、駆動信号供給部12は、ロウレベルの書き込み制御信号WCが供給されている間は、書き込みデータDが「0」及び「1」のいずれであっても、非アクティブレベルの書き込み駆動信号WRを書き込み駆動部20に出力する。

【0047】
駆動信号供給部12は、インバータ121、122、125、126と、NORゲート123、124とを備える。

【0048】
駆動信号供給部12は、書き込みデータDが「1」であり、ハイレベルの書き込み制御信号WCが供給されている場合、インバータ121、122、125と、NORゲート123とによって、ハイレベルの書き込み駆動信号WR1及びロウレベルの書き込み駆動信号/WR1を書き込み駆動部20に供給する。なお、書き込み駆動信号WR0はロウレベル、書き込み駆動信号/WR0はハイレベルである。

【0049】
また、駆動信号供給部12は、書き込みデータDが「0」であり、ハイレベルの書き込み制御信号WCが供給されている場合、インバータ121、126と、NORゲート124とによって、ハイレベルの書き込み駆動信号WR0及びロウレベルの書き込み駆動信号/WR0を書き込み駆動部20に供給する。なお、書き込み駆動信号WR1はロウレベル、書き込み駆動信号/WR1はハイレベルである。

【0050】
次に、図4を参照して、書き込み駆動部20及び書き込み終了検出部30の回路構成を説明する。

【0051】
書き込み駆動部20は、ビットライン駆動部21と、ビットラインバー駆動部22とを備える。

【0052】
ビットライン駆動部21はビットラインBLに接続されている。ビットラインバー駆動部22はビットラインバー/BLに接続されている。また、ビットライン駆動部21及びビットラインバー駆動部22は、信号線で書き込み制御部10に接続されている。ビットライン駆動部21及びビットラインバー駆動部22は、書き込み制御部10から供給された書き込み駆動信号WRの信号レベルに基づいてMTJ素子Mに書き込み電流Iを流す。

【0053】
ビットライン駆動部21は、PチャネルMOSFET211と、NチャネルMOSFET212とを備える。

【0054】
PチャネルMOSFET211の、ソースが電源線VDDを介して電源に、ドレインがビットラインBLに、ゲートが信号線を介して書き込み制御部10に接続されている。ゲートには書き込み制御部10から書き込み駆動信号/WR0が入力される。

【0055】
NチャネルMOSFET212の、ソースが接地線GNDに、ドレインがビットラインBLに、ゲートが信号線を介して書き込み制御部10に接続されている。ゲートには書き込み制御部10から書き込み駆動信号WR1が入力される。

【0056】
ビットラインバー駆動部22は、NチャネルMOSFET221と、PチャネルMOSFET222とを備える。

【0057】
NチャネルMOSFET221の、ソースが接地線GNDに、ドレインがビットラインバー/BLに、ゲートが信号線を介して書き込み制御部10に接続されている。ゲートには書き込み制御部10から書き込み駆動信号WR0が入力される。

【0058】
PチャネルMOSFET222の、ソースが電源線VDDを介して電源に、ドレインがビットラインバー/BLに、ゲートが信号線を介して描き込み制御部10に接続されている。ゲートには書き込み制御部10から書き込み駆動信号/WR1が入力される。

【0059】
書き込み制御部10が、ロウレベルの書き込み駆動信号/WR0、ハイレベルの書き込み駆動信号WR0を出力すると、PチャネルMOSFET211及びNチャネルMOSFET221はオンの状態となる。これにより、電源線VDDから、PチャネルMOSFET211、ビットラインBL、MTJ素子M、ビットラインバー/BL、NチャネルMOSFET221、接地線GNDの順に書き込み電流I(順方向電流)が流れる。このように、書き込みデータD「0」がMTJ素子Mに書き込まれる。

【0060】
また、書き込み制御部10が、ハイレベルの書き込み駆動信号WR1、ロウレベルの書き込み駆動信号/WR1を出力すると、NチャネルMOSFET212及びPチャネルMOSFET222はオンの状態となる。これにより、電源線VDDから、PチャネルMOSFET222、ビットラインバー/BL、MTJ素子M、ビットラインBL、NチャネルMOSFET212、接地線GNDの順に書き込み電流I(逆方向電流)が流れる。このように、書き込みデータD「1」がMTJ素子Mに書き込まれる。

【0061】
書き込み制御部10が、ハイレベルの書き込み駆動信号/WR0、ロウレベルの書き込み駆動信号WR0、ロウレベルの書き込み駆動信号WR1、ハイレベルの書き込み駆動信号/WR1を出力すると、PチャネルMOSFET211及びNチャネルMOSFET221、NチャネルMOSFET212及びPチャネルMOSFET222はオフの状態となる。この場合にはMTJ素子Mに書き込み電流Iは流れない。

【0062】
書き込み終了検出部30は、書き込みデータDに応じて、ノードSN0又はSN1のいずれかを選択し、選択したノードの電圧に基づいてデータの書き込みの終了を検出する。そして、書き込み終了検出部30は、書き込み終了信号DONEを書き込み制御部10に出力する。

【0063】
書き込み終了検出部30は、インバータ31、32、33、34と、マルチプレクサ35と、XNORゲート36とを備える。
インバータ31、32と、インバータ33、34は、それぞれバッファとして機能する。

【0064】
図5を参照する。MTJ素子Mにデータを書き込んだときのノードSN0、SN1の電圧の変化を説明する。ここでは、あらかじめMTJ素子Mに「1」が記憶されているものとする。

【0065】
まず、図5(f)に示すように、時間t1から時間t2の間、MTJ素子に「0」を書き込むための書き込み電流Iを流した。電流閾値以上の書き込み電流IがMTJ素子Mに流れることで、MTJ素子の抵抗状態が変化し、図5(a)に示すように、時間t2で、MTJ素子Mの抵抗値が低くなっている。つまり、MTJ素子Mへの「0」の書き込みが終了した。

【0066】
図5(b)及び(c)に示すように、ノードSN0の電圧V、ノードSN1の電圧Vは、時間t2において、MTJ素子Mが高抵抗状態から低抵抗状態に変化すると、下がる。このときの電圧の変化の度合は、ノードSN0の電圧Vの方がノードSN1の電圧Vよりも大きい。

【0067】
つぎに、図5(f)に示すように、時間t4から時間t5の間、MTJ素子に「1」を書き込むための書き込み電流Iを流した。図5(a)に示すように、時間t5で、MTJ素子Mの抵抗値が高くなっている。つまり、MTJ素子Mへの「1」の書き込みが終了した。

【0068】
図5(b)及び(c)に示すように、ノードSN1の電圧V、ノードSN0の電圧Vは、時間t5において、MTJ素子Mが低抵抗状態から高抵抗状態に変化すると、上がる。なお、このときの電圧の変化の度合は、ノードSN1の電圧Vの方がノードSN0の電圧Vよりも大きい。

【0069】
また、MTJ素子Mが高抵抗状態から低抵抗状態に変化するときの電圧Vの最小値は、MTJ素子Mが低抵抗状態から高抵抗状態に変化するときの電圧Vの最大値よりも大きい。また、MTJ素子Mが低抵抗状態から高抵抗状態に変化するときの電圧Vの最小値は、MTJ素子Mが高抵抗状態から低抵抗状態に変化するときの電圧Vの最大値よりも大きい。

【0070】
これらの事象に基づき、インバータ31には書き込みデータ「0」の書き込み終了を検出するための閾値Vth0が設定される。インバータ33には書き込みデータ「1」の書き込み終了を検出するための閾値Vth1が設定される。

【0071】
例えば図6に示すように、インバータ31がCMOS(Complementary MOS:相補型MOS)から構成された場合、PチャネルMOSFET31a及びNチャネルMOSFET31bのサイズ(ゲート幅、ゲート長)、または、PチャネルMOSFET31a及びNチャネルMOSFET31bに添加される不純物の濃度を調整することにより、以下の式に示されるような閾値Vth0がインバータ31に設定される。
0p<Vth0<V0ap
0ap:MTJ素子Mが高抵抗状態のときのノードSN0の電圧
0p:MTJ素子Mが低抵抗状態のときのノードSN0の電圧
インバータ33には、以下の式に示されるような閾値Vth1が設定される。
1p<Vth1<V1ap
1ap:MTJ素子Mが高抵抗状態のときのノードSN1の電圧
1p:MTJ素子Mが低抵抗状態のときのノードSN1の電圧
具体的には、閾値Vth0、Vth1は、以下の式に示されるような値とする。
th0=(V0ap+V0p)/2
th1=(V1ap+V1p)/2

【0072】
図4を参照する。ビットラインBLの電圧V(ノードSN0の電圧)が閾値Vth0より大きい場合、インバータ31、32を介して、マルチプレクサ35にハイレベルの信号が供給される。一方、ビットラインBLの電圧Vが閾値Vth0より小さい場合、マルチプレクサ35には、ロウレベルの信号が供給される。

【0073】
また、ビットラインBLの電圧V(ノードSN1の電圧)が閾値Vth1より小さい場合、インバータ33、34を介して、マルチプレクサ35にロウレベルの信号が供給される。一方、ビットラインBLの電圧Vが閾値Vth1より大きい場合、マルチプレクサ35には、ハイレベルの信号が供給される。

【0074】
マルチプレクサ35には、インバータ32及びインバータ34の出力信号、演算処理回路100から供給された書き込みデータDを表す信号が入力される。マルチプレクサ35は、インバータ32とインバータ34の出力信号のうち、書き込みデータDに対応する信号を選択してXNORゲート36に供給する。例えば、書き込みデータDが「0」の場合、マルチプレクサ35は、インバータ32の出力信号をXNORゲート36に供給する。書き込みデータDが「1」の場合、マルチプレクサ35は、インバータ34の出力信号をXNORゲート36に供給する。

【0075】
XNORゲート36は、演算処理回路100から供給された書き込みデータDを表す信号とマルチプレクサ35の出力信号とを入力とするXNOR(否定排他的論理和)を、書き込み終了信号DONEとして出力する。

【0076】
書き込みデータDが「0」(信号レベルはロウレベル)で、ノードSN0の電圧Vが閾値Vth0を上回っていると、マルチプレクサ35はハイレベルの信号を出力する。この場合、XNORゲート36は、ロウレベルの書き込み終了信号DONEを出力する。

【0077】
書き込みデータDが「0」(信号レベルはロウレベル)で、ノードSN0の電圧Vが閾値Vth0を下回っていると、マルチプレクサ35はロウレベルの信号を出力する。この場合、XNORゲート36は、ハイレベルの書き込み終了信号DONEを出力する。

【0078】
また、書き込みデータDが「1」(信号レベルはハイレベル)で、ノードSN1の電圧Vが閾値Vth1を下回っていると、マルチプレクサ35はロウレベルの信号を出力する。この場合、XNORゲート36は、ロウレベルの書き込み終了信号DONEを出力する。

【0079】
書き込みデータDが「1」(信号レベルはハイレベル)で、ノードSN1の電圧Vが閾値Vth1を上回っていると、マルチプレクサ35はハイレベルの信号を出力する。この場合、XNORゲート36は、ハイレベルの書き込み終了信号DONEを出力する。
このようにして、書き込み終了検出部30から出力された書き込み終了信号DONEが、書き込み制御部10に供給される。

【0080】
以上のように構成されたデータ書き込み装置1は、演算処理回路100から受け取った書き込みデータD及びイネーブルバー信号/ENに基づいて、MTJ素子Mにデータ「0」または「1」を書き込む。

【0081】
以下、図7から図9を参照して、データ書き込み装置1の書き込み動作を説明する。ここでは、データ「1」が記憶されているMTJ素子M、即ち、高抵抗状態のMTJ素子Mに、書き込みデータD「0」を書き込む例を説明する。

【0082】
図7を参照する。演算処理回路100はロウレベルのイネーブルバー信号/ENを所定の期間出力する(データの書き込みの要求)。ロウレベルのイネーブルバー信号/ENにより、制御信号供給部11のPチャネルMOSFET111はオン、NチャネルMOSFET113はオフの状態になる。書き込み終了検出部30は、一つ前のデータの書き込みの終了を検出してからハイレベルの書き込み終了信号DONEを出力している。このため、NチャネルMOSFET112はオンの状態を維持している。つまり、演算処理回路100からのロウレベルのイネーブルバー信号/ENの供給により、初期化状態(PチャネルMOSFET111とNチャネルMOSFET112がオン、NチャネルMOSFET113がオフ)となる。初期化状態では、電源線VDDの電圧によってPチャネルMOSFET111とNチャネルMOSFET113との間の領域(ノード144)に電荷が蓄えられる。従って、ノード114に蓄えられた電荷によって、ハイレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0083】
さらに、駆動信号供給部12には、演算処理回路100から供給された書き込みデータ「0」を表す信号(ロウレベル)が入力される。駆動信号供給部12は、ハイレベルの書き込み制御信号WCと書き込みデータ「0」を表す信号とが供給されると、ハイレベルの書き込み駆動信号WR0及びロウレベルの書き込み駆動信号/WR0(アクティブレベルの書き込み駆動信号WR)を書き込み駆動部20に供給する。なお、書き込み駆動信号WR1はロウレベル、書き込み駆動信号/WR1はハイレベルである。

【0084】
従って、図8に示すように、ビットライン駆動部21のPチャネルMOSFET211と、ビットラインバー駆動部22のNチャネルMOSFET221はオンの状態となる。即ち、破線矢印で示す、電源線VDD、PチャネルMOSFET211、ビットラインBL、MTJ素子M、ビットラインバー/BL、NチャネルMOSFET221から形成される電流パスに書き込み電流I(順方向電流)が流れる。

【0085】
また、このときのノードSN0の電圧Vはインバータ31の閾値Vth0よりも大きい。この場合、XNORゲート36には、演算処理回路100から供給された書き込みデータD「0」を表す信号(ロウレベル)と、マルチプレクサ35から供給されたハイレベルの信号とが入力され、XNORゲート36はロウレベルの書き込み終了信号DONEを出力する。つまり、高抵抗状態の(データ「1」が記憶されている)MTJ素子Mに書き込みデータ「0」の書き込みが開始されたとき、書き込み終了検出部30は、書き込み制御部10にロウレベルの書き込み終了信号DONEの供給を開始する。図5(d)及び(e)に示すように、イネーブルバー信号/ENがロウレベルとなって書き込みデータの書き込みを開始した直後、書き込み終了信号DONEはロウレベルとなる。

【0086】
図7を参照する。ロウレベルの書き込み終了信号DONEの供給により、制御信号供給部11のNチャネルMOSFET112はオフの状態になる。一方、PチャネルMOSFET111はオン、NチャネルMOSFET113はオフの状態を維持する。このときも、ノード114に蓄えられた電荷によって、ハイレベルの書き込み制御信号WCが駆動信号供給部12に供給され続けている。そして、駆動信号供給部12は、ハイレベルの書き込み駆動信号WR0及びロウレベルの書き込み駆動信号/WR0、ロウレベルの書き込み駆動信号WR1及びハイレベルの書き込み駆動信号/WR1を書き込み駆動部20に供給している。つまり、書き込み制御部10は、ロウレベルの書き込み終了信号DONEを書き込み終了検出部30から受け取ったときも、引き続き、書き込み駆動部20にアクティブレベルの書き込み駆動信号WRを供給する。

【0087】
演算処理回路100は、ローレベルのイネーブルバー信号/ENの供給を開始してから、所定の期間が経過すると、ローレベルのイネーブルバー信号/ENの供給を停止する。そして、演算処理回路100は、ハイレベルのイネーブルバー信号の供給を開始する。ハイレベルのイネーブルバー信号/ENの供給により、PチャネルMOSFET111はオフ、NチャネルMOSFET113はオンの状態となる。一方、NチャネルMOSFET112はオフの状態を維持する。このときも、ノード114に蓄えられた電荷によって、ハイレベルの書き込み制御信号WCが駆動信号供給部12に供給され続けている。そして、駆動信号供給部12は、ハイレベルの書き込み駆動信号WR0及びロウレベルの書き込み駆動信号/WR0、ロウレベルの書き込み駆動信号WR1及びハイレベルの書き込み駆動信号/WR1を書き込み駆動部20に供給する。つまり、書き込み制御部10は、ハイレベルのイネーブルバー信号/ENを演算処理回路100から受け取ったときも、引き続き、書き込み駆動部20にアクティブレベルの書き込み駆動信号WRを供給する。

【0088】
そして、図8に示した高抵抗状態であるMTJ素子Mのフリー層MFからピン層MPの方向に電流閾値以上の書き込み電流Iが流れると、MTJ素子Mは、図2(b)に示したように低抵抗状態にスイッチする。このとき、図5(a)及び(b)に示したように、ノードSN0の電圧Vはインバータ31の閾値Vth0よりも小さくなる。この場合、XNORゲート36には、演算処理回路100から供給された書き込みデータD「0」を表す信号(ロウレベル)と、マルチプレクサ35から供給されたロウレベルの信号が入力される。よって、XNORゲート36はハイレベルの書き込み終了信号DONEを出力する。つまり、MTJ素子Mが高抵抗状態から低抵抗状態に変化したときに、書き込み終了検出部30は、書き込み制御部10にハイレベルの書き込み終了信号DONEの供給を開始する。

【0089】
図9を参照する。ハイレベルの書き込み終了信号DONEの供給により、NチャネルMOSFET112はオンの状態になる。このとき、PチャネルMOSFET111がオフ、NチャネルMOSFET112とNチャネルMOSFET113がオンの状態となり、PチャネルMOSFET111とNチャネルMOSFET112との間の領域(ノード144)に蓄えられた電荷は接地線GNDに放電される。

【0090】
このため、制御信号供給部11から駆動信号供給部12に供給される書き込み制御信号WCはロウレベルとなる。従って、書き込み駆動信号WR0はロウレベル、書き込み駆動信号/WR0はハイレベルとなる。つまり、図5(e)及び(f)に示すように、書き込み制御部10は、ハイレベルの書き込み終了信号DONEを受け取ったときに、書き込み駆動部20に書き込み電流Iの供給を停止させる。以上により、MTJ素子Mへの書き込みデータD「0」の書き込みが終了する。

【0091】
次に、図10から図12を参照して、データ「0」が記憶されているMTJ素子M、即ち、低抵抗状態であるMTJ素子Mに、書き込みデータD「1」を書き込む場合のデータ書き込み装置1の動作を説明する。書き込み電流Iの方向は、書き込みデータD「1」を書き込む場合と書き込みデータD「0」を書き込む場合とで向きが逆である。しかし、基本的な書き込み動作は上述の例と同様である。

【0092】
図10を参照する。書き込みデータD「0」を書き込むときと同様に、演算処理回路100は、ロウレベルのイネーブルバー信号/ENを所定の期間出力する(データの書き込みの要求)。従って、PチャネルMOSFET111はオン、NチャネルMOSFET112はオン、及びNチャネルMOSFET113はオフ(初期化状態)となる。そして、ノード114に蓄えられた電荷によってハイレベルの書き込み制御信号WCが駆動信号供給部12に供給される。

【0093】
さらに、駆動信号供給部12には、演算処理回路100から供給された書き込みデータD「1」を表す信号(ハイレベル)が入力される。駆動信号供給部12は、ハイレベルの書き込み制御信号WCと書き込みデータD「1」を表す信号の供給により、ハイレベルの書き込み駆動信号WR1及びロウレベルの書き込み駆動信号/WR1(アクティブレベルの書き込み駆動信号WR)を書き込み駆動部20に供給する。なお、駆動信号WR0はローレベル、書き込み駆動信号/WR0はハイレベルである。

【0094】
従って、図11に示す破線矢印で示す、電源線VDDから、PチャネルMOSFET222、ビットラインバー/BL、MTJ素子M、ビットラインBL、NチャネルMOSFET212の順に書き込み電流I(逆方向電流)が流れる。

【0095】
また、このときのノードSN1の電圧Vはインバータ33の閾値Vth1よりも小さい。この場合、XNORゲート36はロウレベルの書き込み終了信号DONEの出力を開始する。つまり、低抵抗状態の(データ「0」が記憶されている)MTJ素子Mに書き込みデータ「1」の書き込みが開始されたとき、書き込み終了検出部30は、書き込み制御部10にロウレベルの書き込み終了信号DONEの出力を開始する。

【0096】
図10を参照する。書き込み終了検出部30からロウレベルの書き込み終了信号DONEが入力されると、制御信号供給部11のNチャネルMOSFET112はオフの状態になる。一方、PチャネルMOSFET111はオン、MチャネルMOSFET113はオフの状態を維持する。このときも、書き込み制御部10は、引き続き、アクティブレベルの書き込み駆動信号WRを書き込み駆動部20に供給する。

【0097】
演算処理回路100は、ローレベルのイネーブルバー信号/ENの供給を開始してから、所定の期間が経過すると、ローレベルのイネーブルバー信号/ENの供給を停止する。そして、演算処理回路100は、ハイレベルのイネーブルバー信号/ENの供給を開始する。ハイレベルのイネーブルバー信号/ENの供給により、PチャネルMOSFET111はオフ、NチャネルMOSFET113はオンの状態となる。一方、NチャネルMOSFET112は、オフの状態を維持する。このときも、書き込み制御部10は、引き続き、書き込み駆動部20にアクティブレベルの書き込み駆動信号WRを供給する。

【0098】
そして、図11に示した低抵抗状態であるMTJ素子Mのピン層MPからフリー層MFの方向に電流閾値以上の書き込み電流Iが流れると、MTJ素子Mは、図2(a)に示したように高抵抗状態にスイッチする。このとき、図5(a)及び(c)に示したように、ノードSN1の電圧Vはインバータ33の閾値Vth1よりも大きくなる。この場合、XNORゲート36には、演算処理回路100から供給された書き込みデータD「1」を表す信号(ハイレベル)と、マルチプレクサ35から供給されたハイレベルの信号と、が入力され、XNORゲート36はハイレベルの書き込み終了信号DONEを出力する。つまり、MTJ素子Mが低抵抗状態から高抵抗状態に変化したときに書き込み終了検出部30は、書き込み制御部10にハイレベルの書き込み終了信号DONEの供給を開始する。

【0099】
図12を参照する。ハイレベルの書き込み終了信号DONEが書き込み制御部10のNチャネルMOSFET112のゲートに入力されると、NチャネルMOSFET112はオンの状態になる。このとき、PチャネルMOSFET111がオフ、NチャネルMOSFET112とNチャネルMOSFET113がオンの状態となり、PチャネルMOSFET111とNチャネルMOSFET112との間の領域(ノード114)に蓄えられた電荷は接地線GNDに放電される。

【0100】
図5(e)及び(f)に示したように、書き込み制御部10は、ハイレベルの書き込み終了信号DONEを受け取ったときに、書き込み駆動部20に書き込み電流Iの供給を停止させる。以上により、MTJ素子Mへの書き込みデータD「1」の書き込みが終了する。

【0101】
以上説明したように、本実施形態に係るデータ書き込み装置1は、書き込みデータDに応じて、ビットラインBL、ビットラインバー/BLのノードSN0、SN1のうちのいずれかのノードの電圧を連続的に監視する。監視対象のノードの電圧が閾値条件を満たすと、データ書き込み装置1は、MTJ素子MへのデータDの書き込みの終了を検出する。このような構成により、高い書き込み終了検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。

【0102】
上記実施形態では、MTJ素子Mに記憶されているデータと異なるデータの書き込みを行う場合を説明した。また、MTJ素子Mに記憶されているデータと同じデータの書き込みを行う場合には、書き込み制御部10は演算処理回路100からハイレベルのイネーブルバー信号/ENを受け取ると、データの書き込みを終了する。

【0103】
MTJ素子Mに記憶されているデータが「0」である場合を具体的に説明する。書き込み駆動部20によってMTJ素子Mに書き込み電流Iが供給されると、書き込み終了検出部30のXNORゲート36にはマルチプレクサ35からロウレベルの信号が供給される。そのため、XNORゲート36はハイレベルの書き込み終了信号DONEを出力する。つまり、演算処理回路100からの要求に従って、MTJ素子Mに記憶されているデータと同じデータの書き込みを開始した場合には、書き込み終了検出部30から書き込み制御部10に供給される書き込み終了信号DONEの信号レベルはハイレベルのまま変化しない。そして、その後、演算処理回路100から制御信号供給部11にハイレベルのイネーブルバー信号/ENが入力されると、PチャネルMOSFET111がオフ、NチャネルMOSFET112、NチャネルMOSFET113がオンの状態となる。これにより、制御信号供給部11から駆動信号供給部12に供給される書き込み制御信号WCはロウレベルとなり、書き込み駆動部20によるMTJ素子Mへの書き込み電流Iの供給は停止する。このように、MTJ素子Mに記憶されているデータと同じデータの書き込みが行われた場合には、MTJ素子Mへの書き込み電流Iの供給を即座に停止できるので、無駄な電力消費を抑えることができる。さらに、所望の書込みデータに応じて自動的に電圧変化を検出するノードを切り替えるため、書込み電流の印加方向に関わらず高い書込み終了検出マージンを得ることが可能となる。

【0104】
なお、上記実施形態の書き込み終了検出部30は、4つのインバータ31、32、33、34をそれぞれ2段ずつ備える。あるいは、書き込み終了検出部30は、ノードSN0、SN1の電圧V、Vが閾値条件を満たしたことを検出する2つのバッファをそれぞれ備えてもよい。また、書き込み終了検出部30は、ノードSN0、SN1の電圧V、Vが閾値条件を満たしたことを検出する4つ以上のインバータをそれぞれ複数段ずつ備えてもよい。

【0105】
また、書き込み終了検出部30は、ノードSN0の電圧Vが閾値Vth0を下回ったとき、または、ノードSN1の電圧Vが閾値Vth1を上回ったとき(ノードSN0、SN1の何れかが閾値条件を満たしたとき)にハイレベルの書き込み終了信号DONEを出力し、それ以外はロウレベルの書き込み終了信号DONEを出力するのであれば、書き込み終了検出部30の回路構成は適宜に変更可能である。この場合、インバータ31~34、マルチプレクサ35、XNORゲート36を適宜に省略または他の構成に変更してもよい。また、この場合、演算処理回路100は書き込み終了検出部30への書き込みデータDの供給をしなくてもよい。

【0106】
また、図13に示すように、メモリセルMCは一対のMTJ素子Mを備えてもよい。一対のMTJ素子Mの抵抗状態は、相補的に設定されており、一方が高抵抗状態、他方が低抵抗状態である。一対のMTJ素子Mの抵抗状態の組み合わせが、データD「1」又は「0」と対応付けられる。この場合も、データ書き込み装置1は、書き込みデータDに応じてノードSN0とSN1の何れかの電圧を監視する。データ書き込み装置1は、書き込みデータDに応じたノードの電圧が閾値条件を満たしたと判別すると、メモリセルMC(一対のMTJ素子M)へのデータの書き込みの終了を検出する。

【0107】
また、記憶回路が複数のメモリセルから構成される場合には、各メモリセルMCを選択するワードライン駆動部110をデータ書き込み装置1に備えることにより、各メモリセルMCについてデータの書き込みの終了を検出できる。

【0108】
図14に、複数のメモリセルMCを有する記憶回路を示す。複数のメモリセルMCはマトリクス状に配置されており、書き込み駆動部20及び書き込み終了検出部30は、行毎に配置されている。各メモリセルMCにはメモリセルMCを個々に選択するためのワードラインWLCと、複数のメモリセルMCをセクション毎に選択するためのワードラインWLSとが接続されている。ワードライン駆動部110は、演算処理回路100から書き込み対象のメモリセルMCの位置を示す情報(座標値等)を受け取る。ワードライン駆動部110は、受け取った位置を示す情報(座標値等)をデコードしてメモリセルMCの位置(行及び列)を特定する。ワードライン駆動部110は、特定したメモリセルMCの位置を基にメモリセルMCに接続されたワードラインWLS、WLCにアクティブレベルの信号を出力する。ワードライン駆動部110は、書き込み先のメモリセルMCに接続されたワードラインWLS、WLCをアクティブにすることでメモリセルMCを書き込み可能な状態にする。例えば、ワードライン駆動部110は、メモリセルMC1の位置を特定した場合、メモリセルMC1に接続されたワードラインWLS及びワードラインWLC1にアクティブレベルの信号を出力し、メモリセルMC1を書き込み可能な状態にする。書き込み制御部10は、特定したメモリセルMCの行に対応する書き込み駆動部20にアクティブレベルの書き込み駆動信号を供給する。

【0109】
この状態で、書き込み駆動部20は、上記実施形態と同様に、書き込み制御部10から受け取ったアクティブレベルの書き込み駆動信号を基に、書き込みデータに対応する方向の書き込み電流を、ビットラインBL、ビットラインバー/BLに供給する。これにより、メモリセルMC1のMTJ素子Mに書き込み電流が流れ、MTJ素子Mに書き込みデータが書き込まれる。

【0110】
そして、書き込み駆動部20と同じ行に配置された書き込み終了検出部30では、書き込みデータ(例えばデータ「0」)に対応する接続ノード(ノードSN0)の電圧が閾値(Vth0)を超えた場合にデータの書き込みが終了したことを検出し、ハイレベルの書き込み終了信号DONEを書き込み制御部10に供給する。書き込み制御部10は、書き込み終了検出部30からハイレベルの書き込み終了信号DONEが供給された場合、書き込み駆動部20に書き込み電流の供給を停止させる。これにより、メモリセルMC1のMTJ素子Mへのデータの書き込みが終了する。

【0111】
その他、書き込みデータを書き込む記憶素子は、MTJ素子に限定されず、ReRAM(Resistance Random Access Memory)等の抵抗変化型の記憶素子であればよい。

【0112】
以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。

【0113】
本発明は、2014年3月24日に出願された日本国特許出願2014-60901号に基づく。本発明中に日本国特許出願2014-60901号の明細書、特許請求、図面全体を参照として取り込むものとする。
【産業上の利用可能性】
【0114】
本発明によれば、抵抗変化型記憶素子へのデータ書き込みについて、高い書込み終了検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
【符号の説明】
【0115】
1 データ書き込み装置
10 書き込み制御部
11 制御信号供給部
12 駆動信号供給部
111 PチャネルMOSFET
112,113 NチャネルMOSFET
114 ノード
121,122,125,126 インバータ
123,124 NORゲート
20 書き込み駆動部
21 ビットライン駆動部
22 ビットラインバー駆動部
211,222 PチャネルMOSFET
212,221 NチャネルMOSFET
30 書き込み終了検出部
31,32,33,34 インバータ
35 マルチプレクサ
36 XNORゲート
MC メモリセル
M MTJ素子
MF フリー層
MI 絶縁層
MP ピン層
BL ビットライン
/BL ビットラインバー
SN0,SN1 ノード
DONE 書き込み終了信号
WR,WR0,/WR0,WR1,/WR1 書き込み駆動信号
D 書き込みデータ
/EN イネーブルバー信号
WC 書き込み制御信号
I 書き込み電流
図面
【図1】
0
【図2】
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【図3】
2
【図4】
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【図5】
4
【図6】
5
【図7】
6
【図8】
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【図9】
8
【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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