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明細書 :A/D(Analog/Digital)変換回路並びにA/D変換方法

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-123613 (P2017-123613A)
公開日 平成29年7月13日(2017.7.13)
発明の名称または考案の名称 A/D(Analog/Digital)変換回路並びにA/D変換方法
国際特許分類 H03M   1/16        (2006.01)
FI H03M 1/16 A
請求項の数または発明の数 7
出願形態 OL
全頁数 20
出願番号 特願2016-002837 (P2016-002837)
出願日 平成28年1月8日(2016.1.8)
発明者または考案者 【氏名】池辺 将之
【氏名】内田 大輔
出願人 【識別番号】504173471
【氏名又は名称】国立大学法人北海道大学
個別代理人の代理人 【識別番号】110000958、【氏名又は名称】特許業務法人 インテクト国際特許事務所
【識別番号】100120189、【弁理士】、【氏名又は名称】奥 和幸
【識別番号】100173510、【弁理士】、【氏名又は名称】美川 公司
審査請求 未請求
テーマコード 5J022
Fターム 5J022AA15
5J022BA06
5J022CD02
5J022CD03
5J022CE05
5J022CE08
5J022CF01
要約 【課題】回路規模を増大させることなく、雑音を増大させることなく、電圧及び電流制御発振器の位相検出精度を向上させることが可能なA/D変換回路を提供する。
【解決手段】直交する差動出力を持つ発振器からの四つの出力信号間の大小関係に基づき、上記発振器の一サンプリング周期の位相状態を四以上に分割して、サンプリング周期ごとにデジタルデータの下位ビットに相当するデジタル値に変換するエンコーダ22及びラッチドコンパレータ21を備える。また、上記出力信号のいずれかをクロック信号として、サンプリング周期ごとにデジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタ31と、生成された各カウント信号をそれぞれラッチする上位ビット用メモリ32と、を備える。
【選択図】図2
特許請求の範囲 【請求項1】
アナログ信号をデジタルデータに変換するA/D(Analog/Digital)変換回路において、
前記デジタルデータは、上位ビットと、nビット(nは2以上の自然数)の下位ビットと、とからなり、
それぞれが周期性を有する連続波であり且つ前記nに対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を出力する直交発振手段と、
各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態をそれぞれ検出する2n-1個の位相検出手段と、
各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成手段と、
前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、
前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、
を備えることを特徴とするA/D変換回路。
【請求項2】
請求項1に記載のA/D変換回路において、
各前記出力信号の周波数が前記アナログ信号の値により制御され、
前記ホールド信号が外部からのサンプリング周期に従ったホールド信号であることを特徴とするA/D変換回路。
【請求項3】
請求項1に記載のA/D変換回路において、
各前記出力信号の周波数が一定であり、
前記ホールド信号が前記アナログ信号の値に対応したホールド信号であることを特徴とするA/D変換回路。
【請求項4】
請求項1から請求項3のいずれか一項に記載のA/D変換回路において、
前記上位ビットカウンタは、前記出力信号のいずれか一つを前記クロック信号として前記カウント信号を生成することを特徴とするA/D変換回路。
【請求項5】
請求項1から請求項4のいずれか一項に記載のA/D変換回路において、
前記nが3であり、
前記直交発振手段は、二つの差動反転増幅回路の巡回接続により構成されており、
各前記差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの前記出力信号がそれぞれ出力されることを特徴とするA/D変換回路。
【請求項6】
請求項1から請求項5のいずれか一項に記載のA/D変換回路において、
前記下位ビット生成手段は、前記ホールド信号に対応した異なるタイミングそれぞれにおける前記位相比較状態のエンコード結果の差分を前記下位ビットのデータとし、
前記上位ビット用メモリは、前記異なるタイミングそれぞれにおける各前記カウント信号のラッチ結果の差分を前記上位ビットのデータとすることを特徴とするA/D変換回路。
【請求項7】
直交発振手段及び複数の位相検出手段を含んでアナログ信号をデジタルデータに変換するA/D変換回路において実行されるA/D変換方法であって、
前記デジタルデータは、上位ビットと、nビット(nは2以上の自然数)の下位ビットと、とからなり、
それぞれが周期性を有する連続波であり且つ前記nに対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を、前記直交発振手段から出力する出力工程と、
各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態を2n-1個の前記位相検出手段によりそれぞれ検出する位相検出工程と、
前記位相検出工程において各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成工程と、
前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成するカウント信号生成工程と、
前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビットラッチ工程と、
を含むことを特徴とするA/D変換方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、A/D変換回路及びA/D変換方法の技術分野に属する。より詳細には、アナログ信号を高精度でデジタルデータに変換するA/D変換回路、及び当該A/D変換回路において実行されるA/D変換方法の技術分野に属する。
【背景技術】
【0002】
従来、アナログ信号を特定の周波数(サンプリング周波数)で量子化してデジタルデータに変換するとき、当該アナログ信号に対応するアナログ情報量を物理量として表現し、その物理量に適した量子化回路を用いてデジタルデータに変換する必要がある。ここで、上記アナログ情報量として上記アナログ信号における電圧値又は電流値を用い、更に上記物理量として周波数を用いる場合、当該物理量を表現するための回路は上記電圧値又は電流値により制御される発振器となる。また当該物理量に適した量子化回路としては、位相検出器及び周波数検出器を用いることが不可欠となる。
【0003】
ここで、上記物理量たる周波数をデジタルデータに変換するためのA/D変換回路の先行技術を開示した文献としては、例えば下記特許文献1が挙げられる。この特許文献1に開示された先行技術では、電圧値又は電流値により制御される上記発振器を構成する素子として、デジタル論理回路を用いた遅延素子が用いられている。そして、当該遅延素子を含む発振器と、当該遅延素子の段毎にその位相状態を保持する記憶素子を備えた位相検出器と、当該発振器の発振周波数をカウントするカウンタ回路と、により、A/D変換回路が構成されている。
【先行技術文献】
【0004】

【特許文献1】特許第3123525号(第1図及び第9図等)
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記特許文献1記載の先行技術によると、上記発振器がデジタル論理回路を用いた遅延素子で構成されているため、その出力信号はほぼ方形波となる。そのため、上記位相検出器による位相検出においては上記出力信号の立ち上がり又は立ち下りのみを検出することとなり、よって位相検出の精度が遅延素子の段数で決定されることから、位相検出の精度向上のためには必然的に回路規模が増大するという問題点があった。
【0006】
また、上記遅延素子の各段は物理的に別個の遅延素子となるため、位相検出の精度が個々の遅延素子の製造バラツキ等に起因して劣化する問題点もあった。
【0007】
更には、デジタル論理回路で構成された遅延素子からなる発振器では、その発振時に遅延素子ごとのいわゆる貫通電流により、その出力信号にデジタル雑音が含まれてしまうという問題点もあった。
【0008】
そこで本発明は、上記の要請及び各問題点に鑑みて為されたもので、その課題の一例は、回路規模を大きく増大させることなく、位相検出の精度を向上させ、且つ、デジタル雑音をも抑制することが可能なA/D変換回路、及び当該A/D変換回路において実行されるA/D変換方法を提供することにある。
【課題を解決するための手段】
【0009】
上記の課題を解決するために、請求項1に記載の発明は、アナログ信号をデジタルデータに変換するA/D変換回路において、前記デジタルデータは、上位ビットと、nビット(nは2以上の自然数)の下位ビットと、とからなり、それぞれが周期性を有する連続波であり且つ前記nに対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を出力する直交発振器等の直交発振手段と、各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態をそれぞれ検出する2n-1個のラッチドコンパレータ等の位相検出手段と、各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成するエンコーダ等の下位ビット生成手段と、前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、を備える。
【0010】
上記の課題を解決するために、請求項7に記載の発明は、直交発振器等の直交発振手段及び複数のラッチドコンパレータ等の位相検出手段を含んでアナログ信号をデジタルデータに変換するA/D変換回路において実行されるA/D変換方法であって、前記デジタルデータは、上位ビットと、nビットの下位ビットと、とからなり、それぞれが周期性を有する連続波であり且つ前記nに対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を、前記直交発振手段から出力する出力工程と、各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態を2n-1個の前記位相検出手段によりそれぞれ検出する位相検出工程と、前記位相検出工程において各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成工程と、前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成するカウント信号生成工程と、前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビットラッチ工程と、を含む。
【0011】
請求項1又は請求項7に記載の発明によれば、それぞれが周期性を有する連続波であり且つデジタルデータの下位ビットのビット数に対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号の中から選択された二つの出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、選択された出力信号間の位相比較状態をそれぞれ検出する。そして、当該検出された位相比較状態をエンコードして上記下位ビットを生成する。一方、上記出力信号のいずれかをクロック信号として生成された各カウント信号をホールド信号に基づいてそれぞれラッチして上記デジタルデータの上位ビットを生成する。よって、直交発振手段からの出力信号間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、いずれかの上記出力信号を用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。
【0012】
上記の課題を解決するために、請求項2に記載の発明は、請求項1に記載のA/D変換回路において、各前記出力信号の周波数が前記アナログ信号の値により制御され、前記ホールド信号が外部からのサンプリング周期に従ったホールド信号であるように構成される。
【0013】
請求項2に記載の発明によれば、請求項1に記載の発明の作用に加えて、直交発振手段からの各出力信号の周波数がアナログ信号の値により制御され、ホールド信号が外部からのサンプリング周期に従ったホールド信号であるので、アナログ信号を正確にデジタルデータに変換することができる。
【0014】
上記の課題を解決するために、請求項3に記載の発明は、請求項1に記載のA/D変換回路において、各前記出力信号の周波数が一定であり、前記ホールド信号が前記アナログ信号の値に対応したホールド信号であるように構成される。
【0015】
請求項3に記載の発明によれば、請求項1に記載の発明の作用に加えて、直交発振手段からの各出力信号の周波数が一定であり、且つホールド信号がアナログ信号の値に対応したホールド信号であるので、アナログ信号を正確にデジタルデータに変換することができる。
【0016】
上記の課題を解決するために、請求項4に記載の発明は、請求項1から請求項3のいずれか一項に記載のA/D変換回路において、前記上位ビットカウンタは、前記出力信号のいずれか一つを前記クロック信号として前記カウント信号を生成するように構成される。
【0017】
請求項4に記載の発明によれば、請求項1から請求項3のいずれか一項に記載の発明の作用に加えて、上位ビットカウンタが、直交発振手段からの出力信号のいずれか一つをクロック信号としてカウント信号を生成するので、デジタルデータにおける上位ビットと下位ビットを整合させて変換精度を向上させることができる。
【0018】
上記の課題を解決するために、請求項5に記載の発明は、請求項1から請求項4のいずれか一項に記載のA/D変換回路において、前記nが3であり、前記直交発振手段は、二つの差動反転増幅回路の巡回接続により構成されており、各前記差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの前記出力信号がそれぞれ出力されるように構成される。
【0019】
請求項5に記載の発明によれば、請求項1から請求項4のいずれか一項に記載の発明の作用に加えて、デジタルデータの下位ビットが3ビットであり、直交発振手段が二つの差動反転増幅回路の巡回接続により構成されており、各差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの出力信号がそれぞれ出力される。よって、回路規模をより小さくすることができる。
【0020】
上記の課題を解決するために、請求項6に記載の発明は、請求項1から請求項5のいずれか一項に記載のA/D変換回路において、前記下位ビット生成手段は、前記ホールド信号に対応した異なるタイミングそれぞれにおける前記位相比較状態のエンコード結果の差分を前記下位ビットのデータとし、前記上位ビット用メモリは、前記異なるタイミングそれぞれにおける各前記カウント信号のラッチ結果の差分を前記上位ビットのデータとするように構成される。
【0021】
請求項6に記載の発明によれば、請求項1から請求項5のいずれか一項に記載の発明の作用に加えて、ホールド信号に対応した異なるタイミングそれぞれにおける位相比較状態のエンコード結果の差分を下位ビットのデータとし、当該異なるタイミングそれぞれにおける各カウント信号のラッチ結果の差分を上位ビットのデータとするので、より高精度にアナログ信号をデジタルデータに変換することができる。
【発明の効果】
【0022】
本発明によれば、それぞれが周期性を有する連続波であり且つデジタルデータの下位ビットのビット数に対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号の中から選択された二つの出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、選択された出力信号間の位相比較状態をそれぞれ検出する。そして、当該検出された位相比較状態をエンコードして上記下位ビットを生成する。一方、上記出力信号のいずれかをクロック信号として生成された各カウント信号をホールド信号に基づいてそれぞれラッチして上記デジタルデータの上位ビットを生成する。
【0023】
従って、直交発振手段からの出力信号間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、いずれかの上記出力信号を用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。
【図面の簡単な説明】
【0024】
【図1】実施形態に係るA/D変換器を含むイメージセンサの概要構成を示すブロック図である。
【図2】実施形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図である。
【図3】実施形態に係る直交発振器の細部構成を示すブロック図である。
【図4】実施形態に係る直交発振器の具体的な回路構成例を示す図であり、(a)は電圧制御型の直交発振器の回路構成を例示する回路図であり、(b)は電流制御型の直交発振器の回路構成を例示する回路図である。
【図5】実施形態に係るラッチドコンパレータの具体的な回路構成を例示する回路図である。
【図6】実施形態に係る直交発振器の特性をそれぞれ示す図であり、(a)は印加されるアナログ信号の電圧値又は電流値と発振周波数の関係を例示する図であり、(b)は実施形態に係る直交発振器の発振状態を示す波形を例示する図であり、(c)は(b)に例示する発振状態を示す波形と、出力信号の大小による位相の識別と、対応するデジタル値と、の関係を例示する表である。
【図7】実施形態に係る周波数検出器の細部構成を示すブロック図である。
【図8】変形形態に係るA/D変換器を含むイメージセンサの概要構成を示すブロック図等であり、(a)は当該ブロック図であり、(b)は当該A/D変換器の動作を説明するタイミングチャートである。
【図9】変形形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図である。
【発明を実施するための形態】
【0025】
次に、本発明を実施するための形態等について、図1乃至図9に基づいて説明する。なお以下に説明する実施形態及び変形形態は、例えばCCD(Charge Coupled Device)からなる撮像デバイス又はCMOS(Complementary Metal Oxide Semiconductor)型の撮像デバイスと、当該撮像デバイスから出力されるアナログ信号をデジタルデータに変換するA/D変換器と、を備えたイメージセンサにおける当該A/D変換器に対して本発明を適用した場合の実施形態及び変形形態である。ここで上記デジタルデータは、mビットの上位ビットとnビットの下位ビット(m及びnはそれぞれ自然数且つ少なくともn≧2)から構成されるように、元のアナログ信号から変換されるものとする。
(I)実施形態
初めに、本発明に係る実施形態について、図1乃至図7を用いて説明する。なお、図1は実施形態に係るA/D変換器を含むイメージセンサの概要構成を示すブロック図であり、図2は実施形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図であり、図3は実施形態に係る直交発振器の細部構成を示すブロック図である。また、図4は実施形態に係る直交発振器の具体的な回路構成例を示す図であり、図5は実施形態に係るラッチドコンパレータの具体的な回路構成を例示する回路図であり、図6は実施形態に係る直交発振器の特性をそれぞれ示す図であり、図7は実施形態に係る周波数検出器の細部構成を示すブロック図である。

【0026】
図1に示すように、実施形態に係るイメージセンサ100は、例えば上記CCD又は上記CMOS型の画素Pを複数備える画素アレイALと、当該画素アレイALから出力されてくるアナログ信号Saをデジタル化し、当該アナログ信号Saに対応するデジタルデータを出力するA/D変換器ADCと、上記デジタルデータに基づいて予め設定された信号処理を行う信号処理部14と、を備えて構成されている。このとき、信号処理部14により実行される上記既定の信号処理としては、例えば画素アレイALにより撮像された画像についての上記デジタルデータを用いたデジタル処理等が挙げられる。また、上記A/D変換器ADCが本発明に係る「A/D変換回路」の一例に相当する。

【0027】
この構成において画素アレイALは、画素P、P、P、…と、当該各画素Pがそれぞれ接続される列接続線C及び行接続線Rと、各行接続線Rを駆動する垂直走査部10と、により構成されている。このとき画素アレイAL自体の構成は、従来のイメージセンサにおける画素アレイの構成と同様である。そして各列接続線Cからは、垂直走査部10により駆動される各画素Pが外光を受光することにより当該各画素Pにより生成されるアナログ信号Saが、それぞれA/D変換器ADCに出力される。

【0028】
これに対してA/D変換器ADCは、タイミング発生部1と、位相検出器2、2、2、…と、周波数検出器3、3、3、…と、上記列接続線Cのそれぞれに接続される列アンプ11,11、11、…と、により構成されている。

【0029】
この構成において各列アンプ11,11、11、…は、それぞれが接続されている列接続線Cを介して出力される上記アナログ信号Saに対して予め設定された増幅処理を施し、当該増幅されたアナログ信号Saを、対応する位相検出器2、2、2、…の入力端子に出力する。一方タイミング発生部1は、アナログ信号Saの上記デジタルデータへの変換に用いられる、予め設定されたサンプリング周期に基づくホールド信号Shldを生成し、各位相検出器2及び各周波数検出器3にそれぞれ出力する。

【0030】
そして各位相検出器2は、後ほど詳述する実施形態に係る直交発振器、エンコーダ、下位ビット用メモリ及び複数のラッチドコンパレータをそれぞれに備えて構成されている。このとき、上記直交発振器が本発明に係る「直交発振手段」の一例に相当し、上記各ラッチドコンパレータのそれぞれが本発明に係る「位相検出手段」の一例に相当し、上記エンコーダが本発明に係る「下位ビット生成手段」の一例に相当する。そして各位相検出器2は、上記ホールド信号Shldに基づき、上記直交発振器における上記サンプリング周期のタイミングでの後述の位相状態を、それぞれに入力される上記アナログ信号Saに対応した上記デジタルデータの下位ビットのデータ(下位nビット分のデータ)として信号処理部14に出力する。これに加えて各位相検出器2は、それぞれに入力される上記アナログ信号Saに対応した上記デジタルデータの上位ビットのデータを生成するためのカウント用のクロック信号CKを生成し、それぞれに対応する各周波数検出器3に対してそれぞれ出力する。

【0031】
他方各周波数検出器3は、後ほど詳述する実施形態に係る上位ビットカウンタ及び上位ビット用メモリをそれぞれに備えて構成されている。そして各周波数検出器3は、上記ホールド信号Shldに基づき、上記アナログ信号Saに対応した上記上位ビットのデータ(上位mビット分のデータ)を生成して信号処理部14に出力する。

【0032】
次に、実施形態に係る各位相検出器2の構成及び動作、並びに実施形態に係る各周波数検出器3の構成及び動作について、図2乃至図6を用いてそれぞれ説明する。ここで実施形態に係る位相検出器2ごとの構成及び動作は、それぞれに接続された列接続線Cを介して入力されてくるアナログ信号Saの値が各列接続線Cに接続されている画素Pにおける受光状況により異なる点を除き、基本的には相互に同一である。また同様に、実施形態に係る周波数検出器3ごとの構成及び動作も基本的には相互に同一である。よって以下の説明では、一の位相検出部2及び一の周波数検出器3について、それぞれにその構成及び動作を説明する。更に以下の説明では、上記下位ビット数nが「3」である場合を例として説明する。
(A)実施形態に係る位相検出器の構成及び動作について
先ず、実施形態に係る位相検出器2の構成及び動作について説明する。

【0033】
図2に示すように、実施形態に係る位相検出器2は、アナログ信号Saが入力される上記直交発振器20と、四個(即ち、2n-1個)の上記ラッチドコンパレータ21と、上記エンコーダ22と、上記下位ビット用メモリ23と、を備えて構成されている。なお直交発振器20は、一般にはQVCO(Quadrature Voltage Controlled Oscillator)と称される場合もある。そして、各ラッチドコンパレータ21とエンコーダ22との組み合わせにより、下位ビットのデータを生成する位相検出動作を行う。ここで以下の説明において、図2に示す左端のラッチドコンパレータ21を特に「第1のラッチドコンパレータ21」と称し、図2左から二番目のラッチドコンパレータ21を特に「第2のラッチドコンパレータ21」と称し、図2左から三番目のラッチドコンパレータ21を特に「第3のラッチドコンパレータ21」と称し、図2に示す右端のラッチドコンパレータ21を特に「第4のラッチドコンパレータ21」と称する。

【0034】
この構成において直交発振器20は、入力される上記アナログ信号Saの値に対応した周波数をそれぞれに有する周期性の連続波であり且つ上記下位ビットのビット数nに対応した数の出力信号であって、それぞれの位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を生成する。そして、生成された出力信号のうちの二つずつの出力信号を、いずれかのラッチドコンパレータ21に出力する。このとき上記アナログ信号Saの値とは、具体的にはその電圧値又はその電流値のいずれかである。また、上記下位ビットのビット数nとの関係では、位相検出器2として合計2n個(2n通り)の位相状態の検出を行う必要があるため、直交発振器20は、ラッチドコンパレータ21において2n通りの大小関係の比較をするために必要な数の出力信号を出力する。より具体的に、実施形態において下位ビット数nが3の場合は、位相検出器2として都合八通り(即ち23通り)の位相状態の検出を行うべく、図2に例示するように直交発振器20は、第1サイン波出力信号Q+及び第2サイン波出力信号Q-、並びに第1コサイン波出力信号I+及び第2コサイン波出力信号I-の四つの出力信号を出力する。そして、第1サイン波出力信号Q+と第2サイン波出力信号Q-とは相互に差動関係にあり、且つ相互にπの位相差を有する。また第1コサイン波出力信号I+と第2コサイン波出力信号I-とも相互に差動関係にあり、且つ相互にπの位相差を有する。そして、第1サイン波出力信号Q+と第1コサイン波出力信号I+とは相互にπ/2の位相差を有する。よってこれらにより、上記第1サイン波出力信号Q+、上記第2サイン波出力信号Q-、上記第1コサイン波出力信号I+及び上記第2コサイン波出力信号I-は、相互にπ/2の位相差を有することになる。なお以下の説明において、第1サイン波出力信号Q+、第2サイン波出力信号Q-、第1コサイン波出力信号I+及び第2コサイン波出力信号I-について共通の事項を説明する場合、これらを纏めて単に「第1サイン波出力信号Q+等」と称する。

【0035】
次に、実施形態に係る直交発振器20の回路構成について具体的に図3を用いて説明する。上記デジタルデータの下位ビットのビット数が3の場合、直交発振器20は図3に示すように、上記アナログ信号Saがそれぞれに入力される二つの差動反転増幅回路20A及び差動反転増幅回路20Bの巡回接続により構成されている。このとき、差動反転増幅回路20A及び差動反転増幅回路20Bは図3に示すように、アナログ信号Saの電圧値又は電流値によりその回路応答が可変とされる。そして、差動反転増幅回路20Aの出力段から上記第1サイン波出力信号Q+及び上記第2サイン波出力信号Q-が出力され、また差動反転増幅回路20Bの出力段から上記第1コサイン波出力信号I+及び上記第2コサイン波出力信号I-が出力される。この図3に示す回路構成により、上記第1サイン波出力信号Q+等の周波数がアナログ信号Saの電圧値又は電流値により制御可能となり、且つ、上記第1サイン波出力信号Q+と上記第2サイン波出力信号Q-とが相互にπの位相差を有し、上記第1コサイン波出力信号I+と上記第2コサイン波出力信号I-とが相互にπの位相差を有し、更に上記第1サイン波出力信号Q+と上記第1コサイン波出力信号I+とが相互にπ/2の位相差を有することになる。

【0036】
そして、第1サイン波出力信号Q+等のうちいずれか二つの出力信号が、図2に例示するようにそれぞれ二つずつ、いずれかのラッチドコンパレータ21に出力される。なお、いずれの二つの出力信号がいずれのラッチドコンパレータ21に出力されるかは、A/D変換器ADCの例えば設計又は製造時に、予め設定されている。そして図2に例示する場合は、上記第1サイン波出力信号Q+及び上記第2サイン波出力信号Q-が組として第1のラッチドコンパレータ21に出力され、上記第2サイン波出力信号Q-及び上記第1コサイン波出力信号I+が組として第2のラッチドコンパレータ21に出力され、上記第1コサイン波出力信号I+及び上記第2コサイン波出力信号I-が組として第3のラッチドコンパレータ21に出力され、上記第1サイン波出力信号Q+及び上記第1コサイン波出力信号I+が組として第4のラッチドコンパレータ21に出力されるように、それぞれ設定されている。

【0037】
次に、直交発振器20のより具体的な回路構成について、図4を用いて説明する。先ず、上記アナログ信号Saの電圧値に対応した周波数を有する第1サイン波出力信号Q+等を直交発振器20が出力する場合について、図4(a)を用いて説明する。上記アナログ信号Saの電圧Vinに対応した周波数を有する第1サイン波出力信号Q+等を直交発振器20が出力する場合、その回路構成は、その入力端の電圧を上記電圧Vinとして、例えば電界効果型のトランジスタ200乃至トランジスタ217が図4(a)に例示する構成で接続されたものとなる。そして、トランジスタ211のゲート端子の信号が上記第1サイン波出力信号Q+となり、トランジスタ212のゲート端子の信号が上記第2サイン波出力信号Q-となり、トランジスタ209のゲート端子の信号が上記第1コサイン波出力信号I+となり、トランジスタ210のゲート端子の信号が上記第2コサイン波出力信号I-となって、それぞれ各ラッチドコンパレータ21に出力される。

【0038】
次に、上記アナログ信号Saの電流値に対応した周波数を有する第1サイン波出力信号Q+等を直交発振器20が出力する場合について、図4(b)を用いて説明する。上記アナログ信号Saの電流Iinに対応した周波数を有する第1サイン波出力信号Q+等を直交発振器20が出力する場合、その回路構成は、その入力端の電流を上記電流Iinとして、例えば電界効果型のトランジスタ200乃至トランジスタ218が図4(b)に例示する構成で接続されたものとなる。そして図4(a)に例示する場合と同様に、トランジスタ211のゲート端子の信号が上記第1サイン波出力信号Q+となり、トランジスタ212のゲート端子の信号が上記第2サイン波出力信号Q-となり、トランジスタ209のゲート端子の信号が上記第1コサイン波出力信号I+となり、トランジスタ210のゲート端子の信号が上記第2コサイン波出力信号I-となって、それぞれ各ラッチドコンパレータ21に出力される。

【0039】
以上説明したように、直交発振器20が図3及び図4にそれぞれ例示される回路構成を備えることにより、後ほど詳述するように、差動反転増幅回路20A及び差動反転増幅回路20Bの二段構成での発振出力でありながら、各ラッチドコンパレータ21を用いた八位相分の識別が可能となる。また直交発振器2は図4にそれぞれ例示するように、差動反転増幅回路20A及び差動反転増幅回路20Bに接続されるトランジスタ(例えば電流源用MOSFET(Metal Oxide Semiconductor Field Effect Transistor))の電流値をゲート電圧により制御する(図4(a)に例示する場合)か、又はカレントミラー回路によりドレイン電流を制御する(図4(b)に例示する場合)ことで、上記差動反転増幅回路20A及び差動反転増幅回路20Bの応答特性を変化させて、アナログ信号Saの電圧値又は電流値に対応した周波数を有する第1サイン波出力信号Q+等を出力する。

【0040】
次に、上記ラッチドコンパレータ21の回路構成について、より具体的に図5を用いて説明する。

【0041】
実施形態に係る各ラッチドコンパレータ21は上述したように、直交発振器20からそれぞれに入力される二つの出力信号を上記ホールド信号Shldにより示されるタイミングでラッチすると同時に、当該二つの出力信号間の大小比較を行い、その結果をエンコーダ22に出力する。このためラッチドコンパレータ21の回路構成は、例えば電界効果型のトランジスタ220乃至トランジスタ230が図5に例示する構成で接続されたものとなる。そして第1のラッチドコンパレータ21の場合、トランジスタ220、トランジスタ225及びトランジスタ230それぞれのゲート端子に上記ホールド信号Shldが入力され、トランジスタ228のゲート端子に上記第1サイン波出力信号Q+が入力され、トランジスタ229のゲート端子に上記第2サイン波出力信号Q-が入力される。なお、第2のラッチドコンパレータ21乃至第4のラッチドコンパレータ21の回路構成は、直交発振器20からそれぞれに入力される出力信号が異なる(図2参照)以外は、図5に例示する第1のラッチドコンパレータ21の回路構成と同様である。そして、トランジスタ220及びトランジスタ225それぞれのドレイン端子から、上記大小比較の結果が大小比較結果OUT+及び大小比較結果OUT-としてそれぞれエンコーダ22に出力される。なお図2では、上記大小比較結果OUT+及び上記大小比較結果OUT-を、各ラッチドコンパレータ21からエンコーダ22に至る一本の制御線で示している。

【0042】
次に、直交発振器20等を含む実施形態に係る位相検出部2の動作について、具体的に主として図6を用いて説明する。

【0043】
先ず、実施形態に係る直交発振器20の場合、それから出力される第1サイン波出力信号Q+等の周波数は、アナログ信号Saの電圧値又は電流値に応じて、図6(a)に例示する特性を有する周波数となる。

【0044】
そして、位相検出器2の各ラッチドコンパレータ21及び下位ビット用メモリ23に対して、共通の上記ホールド信号Shld(図1及び図2参照)が上記サンプリング周期ごとにクロック信号としてそれぞれ入力されると、これを基準として、直交発振器20から出力された第1サイン波出力信号Q+等から選択された二つの出力信号(図2参照)が、各ラッチドコンパレータ21に出力される。そして各ラッチドコンパレータ21は、いずれか二つの出力信号をラッチすると同時に当該二つの出力信号間の大小を比較してその結果を増幅し、その比較結果をエンコーダ22に出力する。この大小の比較により、結果的に、二つの出力信号間の位相状態が、その大小に応じて“1”又は“0”へ二値化される(図6(b)及び図6(c)参照)。

【0045】
より具体的に直交発振器20は図6(b)に例示するように、発振時の一周期に、位相が相互に直交する(即ち位相が相互にπ/2だけずれた)差動出力として上記第1サイン波出力信号Q+等を出力し、図2に例示する二つの出力信号ごとにラッチドコンパレータ21に出力する。そして各ラッチドコンパレータ21は、ホールド信号Shldにより示されるサンプリング周期ごとに、上記第1サイン波出力信号Q+等のうち二つの出力信号をラッチ(ホールド)してその大小の比較をした後のち増幅し、エンコーダ22に出力する。この各ラッチドコンパレータ21の動作により、当該二つの出力信号の大小比較の結果に基づいた二値化(即ち、二つの出力信号の一方が他方より大きければ“1”、小さければ“0”とされる二値化)がそれぞれ行われる。

【0046】
これらによりエンコーダ22は、当該大小比較の結果(即ち二値化の結果)に基づき、上記第1サイン波出力信号Q+等についての位相情報を確定する。そしてエンコーダ22は、当該確定結果を、ホールド信号Shldにより示されるタイミングで、上記下位ビットの3ビットのデジタルデータとして下位ビット用メモリ23を介して信号処理部14に出力する。

【0047】
ここで、各位相検出器2における上述した下位ビットのデジタルデータの生成動作について、図6(b)及び図6(c)を用いてより具体的に説明する。

【0048】
各位相検出器2においては上述したように、図6(b)に例示される第1サイン波出力信号Q+等における八通りの位相状態を検出するため、当該第1サイン波出力信号Q+等から二つの出力信号を選択し、各ラッチドコンパレータ21によりそれらの大小関係を二値化し、エンコーダ22を用いて上記下位ビットのデジタルデータとして出力する。このとき実施形態に係る位相検出器2では、例えば図6(c)に例示するように、第1サイン波出力信号Q+等の位相状態“0”として、(“第1サイン波出力信号Q+”>“第2サイン波出力信号Q-”)、且つ(“第1コサイン波出力信号I+”>“第2サイン波出力信号Q-”)、且つ(“第1コサイン波出力信号I+”>“第2コサイン波出力信号I-”)、且つ(“第1コサイン波出力信号I+”>“第1サイン波出力信号Q+”)のとき、エンコーダ22は下位ビットのデジタルデータとしてデジタル値“000”を信号処理部14に出力する。

【0049】
以下同様に、説明の簡略化のために第1サイン波出力信号Q+を単に「Q+」と、第2サイン波出力信号Q-を単に「Q-」と、第1コサイン波出力信号I+を単に「I+」と、第2コサイン波出力信号I-を単に「I-」と、それぞれ表すとすると、図6(b)及び図6(c)に例示するように、第1サイン波出力信号Q+等の位相状態“1”として、(“Q+”>“Q-”)、且つ(“I+”>“Q-”)、且つ(“I+”>“I-”)、且つ(“I+”<“Q+”)のとき、エンコーダ22はデジタル値“001”を信号処理部14に出力する。また、第1サイン波出力信号Q+等の位相状態“2”として、(“Q+”>“Q-”)、且つ(“I+”>“Q-”)、且つ(“I+”<“I-”)、且つ(“I+”<“Q+”)のとき、同様にエンコーダ22はデジタル値“010”を信号処理部14に出力する。更に、第1サイン波出力信号Q+等の位相状態“3”として、(“Q+”>“Q-”)、且つ(“I+”<“Q-”)、且つ(“I+”<“I-”)、且つ(“I+”<“Q+”)のとき、同様にエンコーダ22はデジタル値“011”を信号処理部14に出力する。更にまた、第1サイン波出力信号Q+等の位相状態“4”として、(“Q+”<“Q-”)、且つ(“I+”<“Q-”)、且つ(“I+” <“I-”)、且つ(“I+”<“Q+”)のとき、同様にエンコーダ22はデジタル値“100”を信号処理部14に出力する。また、第1サイン波出力信号Q+等の位相状態“5”として、(“Q+”<“Q-”)、且つ(“I+”<“Q-”)、且つ(“I+” <“I-”)、且つ(“I+”>“Q+”)のとき、同様にエンコーダ22はデジタル値“101”を信号処理部14に出力する。更に、第1サイン波出力信号Q+等の位相状態“6”として、(“Q+”<“Q-”)、且つ(“I+”<“Q-”)、且つ(“I+”>“I-”)、且つ(“I+”>“Q+”)のとき、同様にエンコーダ22はデジタル値“110”を信号処理部14に出力する。最後に、第1サイン波出力信号Q+等の位相状態“7”として、(“Q+”<“Q-”)、且つ(“I+”>“Q-”)、且つ(“I+”>“I-”)、且つ(“I+”>“Q+”)のとき、同様にエンコーダ22はデジタル値“111”を信号処理部14に出力する。なお、第1サイン波出力信号Q+等間の位相状態と対応するデジタル値との関係は、エンコーダ22の設計又は回路構成等により変更し得る。

【0050】
なお、上記デジタルデータの下位ビットに対応するラッチドコンパレータ21の数については、上述のように八位相分を判断する場合、一つのラッチドコンパレータ21の出力は、図6(c)から明らかなように、上記八位相のうち連続する四つが“1”、連続する四つが“0”なる関係の繰り返しとなる。このため、図6(c)を「行」で見て八位相を判別してデジタル値を生成するためには、例として、最低でも図6(c)を「列」で見た場合の四つのパターンが必要(換言すれば、ラッチドコンパレータ21として四つ必要)であることにある。
(B)実施形態に係る周波数検出器の構成及び動作並びに信号処理部の動作について
次に、実施形態に係る周波数検出器3の構成及び動作、並びにこれに伴う信号処理部14の動作について、図1、図2及び図7を用いて説明する。なお以下の説明においては、上記上位ビットが8ビットである場合(即ちm=8の場合)について説明する。

【0051】
上述したように各周波数検出器3はそれぞれ、上位ビットカウンタ31及び上位ビット用メモリ32を備えて構成されている(図2参照)。

【0052】
そして上位ビットカウンタ31には、対応する位相検出器2の直交発振器20から上記第1サイン波出力信号Q+等のうちの差動出力である第1サイン波出力信号Q+及び第2サイン波出力信号Q-、或いは、単相出力としての第1サイン波出力信号Q+又は第2サイン波出力信号Q-のいずれかが、上記カウント用のクロック信号CKとして入力される。これにより上位ビットカウンタ31は、上記デジタルデータにおける各上位ビット(mビット)について、上記クロック信号CKをカウントしたカウント結果であるカウント信号CTを生成し、上位ビットごとに上位ビット用メモリ32に出力する。

【0053】
ここで上述したように直交発振器20は、画素Pにおける受光強度に基づいて列接続線Cから出力されてくるアナログ値Saの電圧値又は電流値により、その発振周波数が制御される。そのため、ホールド信号Shldに対応した一定のサンプリング周期において上位ビットカウンタ31によりカウントされるカウント値は、当該アナログ値Saに対応した周波数に準じたカウント値となる。より具体的に例えば、直交発振器20としての発振周波数が100メガヘルツで、ホールド信号Shldに対応したサンプリング周波数が1メガヘルツであれば、上位ビットカウンタ31におけるカウント数は“100”となる。

【0054】
一方上位ビット用メモリ2は図7に示すように、上記ホールド信号Shldに基づいて上位ビットごとの上記カウント信号CTをそれぞれラッチするm個のフリップフロップ回路321乃至フリップフロップ回路32mにより構成されている。なお図7においては、上位ビット(mビット)ごとの上記カウント信号CTを、符号「CT1」、符号「CT2」、符号「CT3」、符号「CT4」、符号「CT5」及び符号「CTm」により示している。

【0055】
ここで、フリップフロップ回路321乃至フリップフロップ回路32mはいずれもD型のフリップフロップ回路であり、図示しないD型のラッチ回路をそれぞれ二つ備えて構成されている。また、フリップフロップ回路321乃至フリップフロップ回路32mそれぞれは、データ入力端子(D端子)及びデータ出力端子(Q端子)と、上記ホールド信号Shldがクロック信号として入力されるクロック入力端子(ck端子)と、を有する。そして上位ビットカウンタ31からの上位ビットごとのカウント信号CTは、それぞれ対応するフリップフロップ回路321乃至フリップフロップ回路32mのD端子に入力されている。これにより、フリップフロップ回路321が上位ビットにおける第1ビットに対応するカウント信号CT1をホールド信号Shldに基づいてラッチし、フリップフロップ回路322が上位ビットにおける第2ビットに対応するカウント信号CT2をホールド信号Shldに基づいてラッチする。以下同様に、フリップフロップ回路323乃至フリップフロップ回路32mが、上位ビットごとに対応するカウント信号CTを順次ラッチする。そして各ラッチ結果は、各列接続線Cからのアナログ信号Saに対応するデジタルデータの上位ビットを構成するビットごとのラッチ結果(即ち上位ビットのデジタルデータの値)として、フリップフロップ回路321乃至フリップフロップ回路32mのデータ出力端子から信号処理部14にそれぞれ出力される。

【0056】
そして、各位相検出器2から上記デジタルデータの下位ビットのデータが出力され、また各周波数検出器3から上記デジタルデータの上位ビットのデータが出力された信号処理部14は、列接続線Cごとに対応した上記下位ビット及び上記上位ビットそれぞれを纏めて上記デジタルデータとして取得し、当該デジタルデータに基づいて上記既定の信号処理を実行する。

【0057】
以上説明したように、実施形態に係る直交発振器20を含むA/D変換器ADCの動作によれば、それぞれが周期性を有する連続波であり且つデジタルデータの下位ビットのビット数に対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある第1サイン波出力信号Q+等の中から選択された二つの出力信号間の大小関係を、外部からのホールド信号Shldを基準としてそれぞれラッチすることにより、選択された出力信号間の位相比較状態をそれぞれ検出する。そして、当該検出された位相比較状態をエンコードしてデジタルデータの下位ビットを生成する。一方、上記出力信号のいずれかをクロック信号CKとして生成された各カウント信号CTをホールド信号Shldに基づいてそれぞれラッチしてデジタルデータの上位ビットを生成する。よって、直交発振器20からの第1サイン波出力信号Q+等間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、第1サイン波出力信号Q+等のいずれかを用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。

【0058】
より具体的には、第1サイン波出力信号Q+等における遷移過程のアナログ値を位相検出に利用できるので、デジタル論理回路としての遅延素子を用いた従来の発振器より、段数が少ない回路で(即ち回路規模を肥大化させることなく)、一周期の位相状態を細かく識別できる。また上記段数が少ないため、下位ビットの量子化誤差の偏差(バラツキ)を少なくすることができ、更に上記デジタル論理回路としての遅延素子による出力信号に基づく雑音発生と比較して、アナログ回路による差動出力により雑音発生を抑制することができる。従って、回路規模を増大させることなく、位相検出精度を向上させ、量子化バラツキと雑音発生を抑制することができる。

【0059】
また、直交発振器20からの各出力信号の周波数がアナログ信号Saの値(具体的には、その電圧値又は電流値)により制御され、ホールド信号Shldが外部からのサンプリング周期に従ったホールド信号である場合には、アナログ信号Saをより正確にデジタルデータに変換することができる。

【0060】
更に、上位ビットカウンタ31が、直交発振器20からの出力信号のいずれか一つをクロック信号CKとしてカウント信号CTを生成する場合には、デジタルデータにおける上位ビットと下位ビットを整合させて変換精度を更に向上させることができる。

【0061】
更にまた、デジタルデータの下位ビットが3ビットであり、直交発振器20が差動反転増幅回路20A及び差動反転増幅回路20Bの巡回接続により構成され、差動反転増幅回路20A及び差動反転増幅回路20Bの出力段から上記第1サイン波出力信号Q+等がそれぞれ出力されるので、回路規模をより小さくすることができる。このとき、直交発振器20が差動反転増幅回路20A及び差動反転増幅回路20Bを用いて構成されるため、差動出力を行う信号電流がそれぞれ打ち消しあい、雑音の発生を更に抑制することができる。

【0062】
なお実施形態に係るA/D変換器ADCについては、エンコーダ22の部分に本願の発明者らによる特願2015-64984号の内容を適用し、更に、上位ビット用メモリ32及び下位ビット用メモリ23におけるラッチ処理の部分に本願の発明者らによる特願2015-093073の内容を適用することで、より高精度なA/D変換が可能となることを、当該発明者らは確認している。
(II)変形形態
次に、本発明に係る変形形態について、図8及び図9を用いて説明する。なお、図8は変形形態に係るA/D変換器を含むイメージセンサの概要構成を示すブロック図等であり、図9は変形形態に係る位相検出器及び周波数検出器それぞれの細部構成を示すブロック図である。また、図8及び図9においては、実施形態に係るイメージセンサ100及びA/D変換器ADCと同様の部材については、同様の部材番号を付して細部の説明を省略する。

【0063】
上述した実施形態に係るA/D変換器ADCでは、実施形態に係る画素アレイALから列接続線Cごとに出力されてくるアナログ信号Saに基づいて、A/D変換器ADCの位相検出部2を構成する直交発振器20の発振周波数(換言すれば、上記第1サイン波出力信号Q+等の周波数)が制御された。これに対して以下に説明する変形形態に係るイメージセンサのA/D変換器では、それに含まれる直交発振器の発振周波数は一定とされ、当該一定の周波数を有する第1サイン波出力信号Q+等を用いて、列接続線Cごとの位相検出器において必要な位相検出を行う。このとき変形形態に係る直交発振器は、いわゆるシングルスロープA/D変換器を高速化するTDC(TIme to DIgItal Convertor(時間量子化器))として機能する。

【0064】
即ち図8(a)に示すように、変形形態に係るイメージセンサ110は、実施形態に係るイメージセンサ100と同様の画素アレイALと、当該画素アレイALから出力されてくるアナログ信号Saをデジタル化し、当該アナログ信号Saに対応するデジタルデータを出力する変形形態に係るA/D変換器ADC2と、信号処理部14と、を備えて構成されている。

【0065】
そして変形形態に係るA/D変換器ADC2は、画素アレイALの列接続線Cのそれぞれに接続される列アンプ11,11、11、…、比較器12、12、12、…、位相検出器4、4、4、…及び上位ビット用メモリ32、32、32、…と、各列接続線Cに共通の上位ビットカウンタ31、変形形態に係る直交発振器20-1及びランプ信号発生回路13と、により構成されている。なお、上述したように上位ビットカウンタ31が各列接続線Cに対して共通とされているため、変形形態に係るA/D変換器ADC2は、実施形態に係る周波数検出器3を備えていない。また変形形態に係るA/D変換器ADC2は、実施形態に係るタイミング発生部1も備えていない。更に、変形形態に係る直交発振器20-1は、基本的には実施形態に係る直交発振器20と同様の回路構成を備えるが、直交発振器20-1に対してアナログ信号Saは入力されず、上述したようにその発振周波数は一定とされている。

【0066】
この構成において各列アンプ11,11、11、…は、それぞれが接続されている列接続線Cを介して出力されるアナログ信号Saに対して予め設定された実施形態の場合と同様の増幅処理を施し、当該増幅されたアナログ信号Saを、対応する比較器12、12、12、…の一方の入力端子に出力する。一方ランプ信号発生回路13は、例えば時間の経過に伴ってその値が一次関数的に減少するノコギリ波形状のランプ信号Srを生成し、各比較器12、12、12、…の他方の入力端子に出力する。

【0067】
これらにより各比較器12、12、12、…は、各々入力される上記ランプ信号Srの値と上記アナログ信号Saの値とをそれぞれ比較して、変形形態に係るホールド信号Shld2を出力する。このとき各比較器12、12、12、…は図8(b)に例示するように、入力されるランプ信号Sr(図8(b)破線参照)の値がそのランプ信号Srと同時に入力されるアナログ信号Saの値と等しくなるタイミングまで状態「1」を維持し、当該タイミング以降状態「0」を維持する上記ホールド信号Shld2を生成し、対応する位相検出器4及び上位ビット用メモリ32にそれぞれ出力する(図8参照)。この構成により、変形形態に係るホールド信号Shld2は、それが状態「1」である時間T(図1(b)参照)がアナログ信号Saの値に対応した時間であるホールド信号となる。

【0068】
一方、変形形態に係る位相検出器4は図9に示すように、実施形態に係る位相検出器2から直交発振器20を取り出して変形形態に係る直交発振器20-1とした構成を備えている。

【0069】
そして、上記TDCとして機能し且つ各位相検出器4に対して外付けとされている直交発振器20-1は、周波数が予め設定された一定の値である上記第1サイン波出力信号Q+等を各位相検出器4にそれぞれ出力する。

【0070】
以上の構成において各位相検出器4の各ラッチドコンパレータ21は、それぞれ、直交発振器20-1からの上記第1サイン波出力信号Q+等を用い、実施形態に係るホールド信号Shldを変形形態に係るホールド信号Shld2に置き換えて、実施形態に係る各位相検出器2と同様の動作を実行し、各列接続線C(換言すれば、当該列接続線Cから出力されるアナログ信号Sa)に対応したデジタルデータの下位ビットのデータを生成して信号処理部14に出力する。

【0071】
これに対して、実施形態に係る直交発振器20と同様にして直交発振器20-1から出力されるクロック信号CKは、各上位ビット用メモリ32に共通の上位ビットカウンタ31に出力される。これにより上位ビットカウンタ31は、上位ビットごとのカウント信号CTを各上位ビット用メモリ32に出力する。そして各上ビット用メモリ32は、上位ビットカウンタ31からの上位ビットごとのカウント信号CTを用い、実施形態に係るホールド信号Shldを変形形態に係るホールド信号Shld2に置き換えて、実施形態に係る各上位ビット用メモリ32と同様の動作を実行し、各列接続線Cに対応したデジタルデータの上位ビットのデータを生成して信号処理部14に出力する。

【0072】
これらにより信号処理部14は、列接続線Cごとに対応した上記下位ビット及び上記上位ビットそれぞれを纏めて上記デジタルデータとして取得し、当該デジタルデータに基づいて上記既定の信号処理を実行する。

【0073】
以上説明したように、変形形態に係る直交発振器20-1を含むA/D変換器ADC2の動作によれば、実施形態に係るA/D変換器ADCの動作と同様に、直交発振器20-1からの第1サイン波出力信号Q+等間の位相比較状態の検出結果に基づいてデジタルデータの下位ビットを生成すると共に、第1サイン波出力信号Q+等のいずれかを用いてデジタルデータの上位ビットを生成するので、回路規模を肥大させることなく位相検出精度を向上させ、且つデジタル雑音を抑制することができる。

【0074】
また、直交発振器20-1からの各出力信号の周波数が一定であり、且つホールド信号Shld2がアナログ信号Saの値に対応したホールド信号であるので、アナログ信号Saを正確にデジタルデータに変換することができる。

【0075】
なお他の変形形態として、上述した実施形態及び変形形態に加えて、ホールド信号Shld(実施形態の場合)又はホールド信号Shld2(変形形態の場合)に対応した異なるタイミングそれぞれにおける位相比較状態のエンコード結果の「差分」を上記デジタルデータの下位ビットのデータとし、当該異なるタイミングそれぞれにおける各カウント信号CTのラッチ結果の「差分」を上記デジタルデータの上位ビットのデータとして信号処理部14に出力するように構成してもよい。即ち、アナログ信号Saの時間的な変化を連続して読み出しつつデジタルデータに変換することを考えると、実施形態に係るイメージセンサ100又は変形形態に係るイメージセンサ110の場合、例えばそのリセット時のアナログ信号Saと、外光受光時のアナログ信号Saと、が、一サンプリングタイミングごとに順次出力されてくる。このとき、特定のサンプリングタイミングのデジタルデータの出力(即ちオフセット雑音を含む、外光受光時のアナログ信号Saに相当)と一サンプリングタイミング前のデジタルデータ出力(即ちオフセット雑音を含む、リセット時のアナログ信号Saに相当)の差を演算して出力することで、結果的に上記オフセット雑音を含まない状態で、受光したアナログ信号Saにより正確に対応したデジタルデータが得られる。このような他の変形形態に係る構成によれば、より高精度にアナログ信号Saをデジタルデータに変換することができる。

【0076】
また上述した実施形態又は変形形態において、例えばデジタルデータの下位ビットを4ビットとする場合、各出力信号の位相差がπ/4(=π/22)となるように、直交発振器20又は直交発振器20-1内の差動反転増幅回路の段数を四段とすればよい。更に同様の場合に、一の位相検出器2(実施形態の場合)又は一の位相検出器4(変形形態の場合)に備えられるラッチドコンパレータ21の数も八つ(=23)とすればよい。このように本発明は、下位ビット数nを2以上のどのような数とする場合でも適用可能である。
【産業上の利用可能性】
【0077】
以上それぞれ説明したように、本発明はA/D変換器の分野に利用することが可能であり、特に回路面積の増大や雑音発生の防止を目的としたA/D変換器の分野に適用すれば特に顕著な効果が得られる。
【符号の説明】
【0078】
1 タイミング発生部
2、4 位相検出器
3 周波数検出器
10 垂直走査部
11 列アンプ
12 比較器
13 ランプ信号発生回路
14 信号処理部
20、20-1 直交発振器
20A、20B 差動反転増幅回路
21 ラッチドコンパレータ
22 エンコーダ
23 下位ビット用メモリ
31 上位ビットカウンタ
32 上位ビット用メモリ
321、322、323、324、325、32m フリップフロップ回路
100、110 イメージセンサ
200、201、202、203、204、205、206、207、208、209、210、211、212、213、214、215、216、217、218、220、221、222、223、224、225、226、227、228、229、230 トランジスタ
Q+ 第1サイン波出力信号
Q- 第2サイン波出力信号
I+ 第1コサイン波出力信号
I- 第2コサイン波出力信号
AL 画素アレイ
ADC、ADC2 A/D変換器
C 列接続線
R 行接続線
P 画素
CK クロック信号
CT、CT1、CT2、CT3、CT4、CT5、CTm カウント信号
OUT+、OUT- 大小比較結果
Sa アナログ信号
Sr ランプ信号
Shld、Shld2 ホールド信号
図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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