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明細書 :ナノデバイス

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成29年8月17日(2017.8.17)
発明の名称または考案の名称 ナノデバイス
国際特許分類 H01L  27/10        (2006.01)
H01L  29/06        (2006.01)
H01L  29/66        (2006.01)
H01L  29/786       (2006.01)
B82Y  10/00        (2011.01)
G11C  16/04        (2006.01)
G11C  11/56        (2006.01)
G11C  13/00        (2006.01)
FI H01L 27/10 451
H01L 29/06 601N
H01L 29/66 S
H01L 29/78 622
H01L 29/78 617N
B82Y 10/00
G11C 16/04 100
G11C 11/56 200
G11C 13/00 245
国際予備審査の請求 未請求
全頁数 34
出願番号 特願2016-545560 (P2016-545560)
国際出願番号 PCT/JP2015/073917
国際公開番号 WO2016/031836
国際出願日 平成27年8月25日(2015.8.25)
国際公開日 平成28年3月3日(2016.3.3)
優先権出願番号 2014176634
優先日 平成26年8月29日(2014.8.29)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG , US
発明者または考案者 【氏名】真島 豊
【氏名】寺西 利治
【氏名】加納 伸也
【氏名】青山 詠樹
出願人 【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
個別代理人の代理人 【識別番号】100082876、【弁理士】、【氏名又は名称】平山 一幸
審査請求 未請求
テーマコード 5B225
5F083
5F110
Fターム 5B225BA08
5B225BA19
5B225FA02
5B225FA05
5B225FA07
5F083FZ01
5F083GA05
5F083GA11
5F083HA02
5F083JA38
5F083JA60
5F083ZA21
5F110AA30
5F110BB03
5F110BB05
5F110BB13
5F110CC10
5F110DD05
5F110DD13
5F110EE02
5F110EE04
5F110EE14
5F110EE27
5F110EE43
5F110GG01
5F110GG42
5F110HK02
5F110HK04
5F110HK21
5F110HK32
5F110QQ14
要約 金属ナノ粒子の電荷状態を制御可能なナノデバイスを提供する。ナノサイズのギャップを有するように一方の電極5Aと他方の電極5Bとが配置されて成るナノギャップ電極5と、ナノギャップ電極5の間に設けられるナノ粒子7と、複数のゲート電極9と、を備え、複数のゲート電極9のうち少なくとも一つをフローティングゲート電極として用い、ナノ粒子7の電荷状態を制御する。これにより、多値メモリ、書き換え可能な論理演算処理が実現される。
特許請求の範囲 【請求項1】
ナノサイズのギャップを有するように一方の電極と他方の電極とが配置されて成るナノギャップ電極と、
上記ナノギャップ電極間に設けられるナノ粒子と、
複数のゲート電極と、を備え、
上記複数のゲート電極のうち少なくとも一つをフローティングゲート電極として用い、前記ナノ粒子の電荷状態を制御する、ナノデバイス。
【請求項2】
前記フローティングゲートに加える電圧は、クーロンオシレーションのピーク状態とボトム状態の電圧の間とする、請求項1に記載のナノデバイス。
【請求項3】
前記フローティングゲートに加える電圧が、複数の階層に分かれることにより、前記一方の電極と前記他方の電極との間に流れる電流を段階的に異ならせる、請求項1に記載のナノデバイス。
【請求項4】
前記フローティングゲートに加える電圧は、クーロンオシレーション特性のうち緩やかな傾き又は急峻な傾きの何れかを用いる、請求項3に記載のナノデバイス。
【請求項5】
前記複数のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧との電位差ΔVの二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定される、請求項1に記載のナノデバイス。
【請求項6】
前記複数のゲート電極は、前記ナノギャップ電極と同一の面に有る一又は複数のサイドゲート電極からなる、請求項1乃至5の何れかに記載のナノデバイス。
【請求項7】
前記ナノギャップ電極と前記ナノ粒子が絶縁層により覆われており、
前記複数のゲート電極は、サイドゲート電極及びトップゲート電極からなる、請求項1乃至5の何れかに記載のナノデバイス。
【請求項8】
さらに、前記フローティングゲート電極を挟んで前記ナノ粒子と対向する位置に、コントロールゲート電極を備えており、
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極の電荷状態を変化させ、前記ナノ粒子の電荷状態を制御する、請求項1に記載のナノデバイス。
【請求項9】
前記一方の電極と前記他方の電極とが前記ナノ粒子を挟んで配置されており、
前記複数のゲート電極として、前記サイドゲート電極と前記フローティングゲート電極とが前記ナノ粒子を挟んで配置されており、
前記フローティングゲート電極を挟んで、前記ナノ粒子と対向するようにコントロールゲート電極が配置されている、請求項1に記載のナノデバイス。
【請求項10】
前記一方の電極、前記他方の電極、前記サイドゲート電極、前記フローティングゲート電極及び前記コントロールゲート電極が、同一面上に配置されている、請求項9に記載のナノデバイス。
発明の詳細な説明 【技術分野】
【0001】
本発明は、ナノギャップ電極間にナノ粒子を設け、そのナノ粒子の電荷状態を制御するナノデバイスに関する。
【背景技術】
【0002】
ナノギャップを有するように対となる電極を向かい合わせ、そのナノギャップにナノ粒子や分子を配置して構成したデバイスは、スイッチング機能やメモリ機能を有するため、新たなデバイスとして有望視されている。本発明者らは、無電解金メッキにより作製したナノギャップ電極に対して化学的に合成した金ナノ粒子を導入して単電子トランジスタ(Single Electron Transistor:SET)を組み立て、常温で動作するSET集積回路を構築することを目指している(非特許文献1)。また、5nm以下のギャップ長を有するナノギャップ電極を90%の収率で作製することに成功し(非特許文献2)、さらに、界面活性剤分子をテンプレートとして用いた「分子定規無電解金メッキ法」(Molecular Ruler Electroless Gold Plating: MoREGP)を開発し、2nmのギャップ長を有するナノギャップ電極を再現性良く作製する技術を確立してきた(特許文献1,非特許文献3)。
【0003】
一方、非特許文献4には、ポリSi超薄膜細線とゲート電極とが酸化膜を介して互いに交差している構造のトランジスタにおいて、単電子メモリの動作について報告がなされている。ポリSiは数nmの結晶粒が敷き詰められた構造を有しており、ゲート電圧を加えると、ポリSi結晶粒に電子が満たされてゆき、パーコレーションパスがつながり、ソースとドレインとの間に電流が流れるようになる。さらにゲート電圧として高い電圧を加えると、蓄積ドットに電子が捕獲され、電子間のクーロン反発力により電流経路のコンダクタンスが変化して、メモリ効果が生じる。
【0004】
非特許文献5には、カーボンナノチューブをSiN膜で覆い、Auドットとブロッキング層Alを設けて、Auドットを電荷蓄積ノードとして用い、その上に、トップゲートを設ける技術が開示されている。
【先行技術文献】
【0005】

【特許文献1】国際公開2012/121067号
【0006】

【非特許文献1】K. Maeda, Y. Majima et al., ACS Nano, 6, 2798 (2012)
【非特許文献2】Victor M. Serdio V., Yutaka Majima et al., Nanoscale, 4, 7161 (2012)
【非特許文献3】N. Okabayashi, Yutaka Majima et al., Appl. Phys. Lett., 100, 033101(2012)
【非特許文献4】K. Uchida et al., IEEE Trans Electron Dev., 41, 1628(1994)
【非特許文献5】Y. Fujii et al., Jpn. J. Appl. Phys., 51, 06FD11(2012)
【非特許文献6】T. Teranishi et al., Adv. Mater. 13, 1699 (2001)
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、金属ナノ粒子の電荷状態を制御することを一つのデバイスで実現することが難しく、金属ナノ粒子に誘起される電荷状態を素電荷の半分程度変化させることが難しい。
【0008】
そこで、本発明の目的は、上記課題に鑑み、ナノ粒子の電荷状態を制御可能なナノデバイスを提供することにある。
【課題を解決するための手段】
【0009】
本発明の課題を解決するために、以下の手段が講じられる。
[1]ナノサイズのギャップを有するように一方の電極と他方の電極とが配置されて成るナノギャップ電極と、
上記ナノギャップ電極間に設けられるナノ粒子と、
複数のゲート電極と、を備え、
上記複数のゲート電極のうち少なくとも一つをフローティングゲート電極として用い、前記ナノ粒子の電荷状態を制御する、ナノデバイス。
[2]前記フローティングゲートに加える電圧は、クーロンオシレーションのピーク状態とボトム状態の電圧の間とする、前記[1]に記載のナノデバイス。
[3]前記フローティングゲートに加える電圧が、複数の階層に分かれることにより、前記一方の電極と前記他方の電極との間に流れる電流を段階的に異ならせる、前記[1]に記載のナノデバイス。
[4]前記フローティングゲートに加える電圧は、クーロンオシレーション特性のうち緩やかな傾き又は急峻な傾きの何れかを用いる、前記[3]に記載のナノデバイス。
[5]前記複数のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と、隣のピーク電流を与えるゲート電圧の電位差ΔVの二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定される、前記[1]に記載のナノデバイス。
[6]前記複数のゲート電極は、前記ナノギャップ電極と同一の面に有る一又は複数のサイドゲート電極からなる、前記[1]乃至[5]の何れかに記載のナノデバイス。
[7]前記ナノギャップ電極と前記ナノ粒子が絶縁層により覆われており、
前記複数のゲート電極は、サイドゲート電極及びトップゲート電極からなる、前記[1]乃至[5]の何れかに記載のナノデバイス。
[8]さらに、前記フローティングゲート電極を挟んで前記ナノ粒子と対向する位置に、コントロールゲート電極を備えており、
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極の電荷状態を変化させ、前記ナノ粒子の電荷状態を制御する、前記[1]に記載のナノデバイス。
[9]前記一方の電極と前記他方の電極とが前記ナノ粒子を挟んで配置されており、
前記複数のゲート電極として、前記サイドゲート電極と前記フローティングゲート電極とが前記ナノ粒子を挟んで配置されており、
前記フローティングゲート電極を挟んで、前記ナノ粒子と対向するようにコントロールゲート電極が配置されている、前記[1]に記載のナノデバイス。
[10]前記一方の電極、前記他方の電極、前記サイドゲート電極、前記フローティングゲート電極及び前記コントロールゲート電極が、同一面上に配置されている、前記[9]に記載のナノデバイス。
【発明の効果】
【0010】
本発明によれば、複数のゲート電極の少なくとも一つをフローティングゲート電極として用いるため、ナノ粒子の電荷状態を任意に制御することができ、一つのナノデバイスで多値メモリを構成したり、一つのナノデバイスで書き換え可能な論理演算素子を構成することができる。よって、本発明によれば、省電力な単電子フラッシュメモリ、論理演算素子への応用が期待される。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態に係るナノデバイスの構成を模式的に示す図である。
【図2】図1に示すナノデバイスの一形態を示し、(A)は断面図、(B)は平面図である。
【図3】図2とは異なるナノデバイスの一形態を示し、(A)は断面図、(B)は平面図である。
【図4】本発明の実施形態に係るナノデバイスを多値メモリとして活用する場合を説明するための図で、(A)は或る値のドレイン電圧を印加したときのドレイン電流-ゲート電圧特性を示し、(B)はドレイン電流の時間特性を示す。
【図5】3入力における真理値表を示す図である。
【図6】或るドレイン電圧において、各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示す図である。
【図7】ドレイン電圧Vと各ゲート電圧Vg1,Vg2,Vtop-gateを各値に設定したときのドレイン電流Iの微分コンダクタンスを模式的に示す図である。
【図8】本発明の実施形態に係るナノデバイスの一形態を示し、(A)は断面図、(B)は平面図である。
【図9】実施例で作製したサンプルにおいて、ドレイン電圧に対するドレイン電流を示す図である。
【図10】第1サイドゲート電圧VG1(V)、第2サイドゲート電圧VG2(V)をそれぞれ掃引したときのドレイン電流V(mV)と微分コンダクタンスのマッピング(スタビリティダイアグラム)を示す図である。
【図11】クーロンオシレーション特性を示す図で、(A)は第2サイドゲートを0Vにしたときの第1サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性、(B)は第1サイドゲートを0Vにしたときの第2サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性を示す。
【図12】図11(A)の原点付近を拡大した図である。
【図13】第1サイドゲートに印加する電圧VG1が25mV,95mVである場合を抽出した図である。
【図14】図13に示す測定をした後におけるクーロンオシレーション特性を示す図であり、(A)は第2サイドゲートを0Vにしたときの第1サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性、(B)は第1サイドゲートを0Vにしたときの第2サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性を示す。
【図15】第1サイドゲートで電荷フォーミングを行い、第2サイドゲート電圧でクーロンオシレーション特性を測定した図である。
【図16】第2サイドゲート電圧のパルス幅の入力依存性を示し、(A),(B),(C)はそれぞれパルス幅が5秒、0.5秒、0.05秒の場合を示す。
【図17】サイドゲートで電荷フォーミングを行っているときのドレイン電流の時間依存性を示す図であり、実線はナノデバイスのドレイン電流、破線はサイドゲート電圧を示す。
【図18】(A),(B),(C)は、図3のナノデバイスにおいて、3つのゲート電圧に対するクーロンダイヤモンド特性をそれぞれ示す図である。
【図19】3つのゲート電圧に対してパルス列を印加して、ナノデバイスがXOR動作を示すことを表した図である。
【図20】実施例4で作製したナノデバイスにおいて、第1サイドゲート電圧VFG(V)、第2サイドゲート電圧VCG(V)をそれぞれ掃引したときのドレイン電流V(mV)と微分コンダクタンスのマッピング(スタビリティダイアグラム)を示す図である。
【図21】実施例4で作製したナノデバイスにおいて、2入力のゲート電極をそれぞれ独立して掃引したときのクーロンオシレーションを示す図であり、(A)は、VFGに0Vを印加した状態でスイッチを切り、フローティングゲート電極をフローティング状態にしたときのIDS-VCG特性を示し、(B)は、電圧VCGを0VにしたときのIDS-VFG特性を示す図である。
【図22】実施例4で作製したナノデバイスにおいて、フローティング電極の電荷フォーミングの電圧を30mV,45mV,100mVとしてフローティングゲートとして用いたときの電流の時間依存性を示す図である。
【図23】実施例5で作製したナノデバイスのSEM像と測定回路を示す図である。
【図24】実施例5で作製したナノデバイスのドレイン電流-ドレイン電圧特性を示す図である。
【図25】実施例5で作製したナノデバイスにおいて、コントロールゲートにパルス電圧を印加したときのドレイン電流-ゲート電圧特性を示す図である。
【図26】(A)は、実施例5で作製したナノデバイスにおいて、フローティングゲート電圧に電荷が蓄積されていない状態でのドレイン電流の微分値をドレイン電圧及びサイドゲート電圧の二次元平面にプロットした図であり、(B)は、コントロールゲートに20Vパルス印加後のドレイン電流の微分値をドレイン電圧及びサイドゲート電圧の二次元平面にプロットした図である。
【図27】書込信号、消去信号の繰り返し入力に伴うドレイン電流の変化を示す図である。
【符号の説明】
【0012】
10,10A,20:ナノデバイス
1:基板(半導体基板)
2:第1の絶縁層(絶縁層)
3A,3B:種電極(イニシャル電極)
4A,4B:メッキ電極
5:ナノギャップ電極
5A:一方の電極(ソース電極)
5B:他方の電極(ドレイン電極)
6:自己組織化単分子膜
7:金属ナノ粒子(金ナノ粒子)
8:第2の絶縁層(別の絶縁層)
9:ゲート電極
9A:サイドゲート電極
9B:サイドゲート電極(フローティングゲート電極)
9C:トップゲート電極
9D:ボトムゲート電極
11:スイッチ
12:コントロールゲート電極
【発明を実施するための形態】
【0013】
以下、図面を参照して本発明を実施するための形態について具体的に説明する。

【0014】
図1は、本発明の実施形態に係るナノデバイスの構成を模式的に示す図である。本発明の実施形態に係るナノデバイス10は、ナノギャップを有するように一方の電極5Aと他方の電極5Bとを設けて成るナノギャップ電極5と、前記ナノギャップ間に設けられる金属ナノ粒子7と、複数のゲート電極9と、を備えており、前記複数のゲート電極9の少なくとも一つをフローティングゲート電極9Bとして機能させる。

【0015】
図2は図1に示すナノデバイスの一形態を示し、(A)は断面図、(B)は平面図である。ナノデバイス10は、具体的には、基板1と、絶縁層2と、その絶縁層2上に設けられたナノギャップ電極5と、ナノギャップ電極5上に設けた自己組織化単分子膜6と、自己組織化単分子膜6を介在してナノギャップ間に設けられた金属ナノ粒子7と、前記絶縁層2上にナノギャップ電極5の配列方向と交差するように設けられた複数のゲート電極9(9A,9B)と、を備える。複数のゲート電極9は何れもサイドゲート電極であり、サイドゲート電極9Bの一つをフローティングゲート電極として機能させる。ナノギャップ電極5(5A,5B)は、1又は2以上の層からなる種電極3A,3Bと、メッキ電極4A,4Bとから成る。

【0016】
複数のゲート電極9のうち少なくとも一つのサイドゲート電極9Aには、ゲート電圧を加えることが出来るように配線接続されている。その他のサイドゲート電極9Bには、図1に示すようにスイッチ11の一端が接続されており、フローティング電極にフローティング電圧Vfを印加して或る電位となるようにすることができる。

【0017】
図3は図2とは異なるナノデバイスの一形態を示し、(A)は断面図、(B)は平面図である。ナノデバイス10Aは、具体的には、基板1と、絶縁層2と、その絶縁層2上に設けられたナノギャップ電極5と、ナノギャップ電極5上に設けた自己組織化単分子膜6と、自己組織化単分子膜6を介在してナノギャップ間に設けられた金属ナノ粒子7と、複数のゲート電極9とを備える。複数のゲート電極9は、図3に示す形態では図2に示す形態と異なり、サイドゲート電極9A,9Bとトップゲート電極9Cとボトムゲート電極9Dとを備える。ゲート電極9の数は、前記絶縁層2上にナノギャップ電極の配列方向と交差するように設けられたサイドゲート電極9A,9B及びトップゲート電極9Cとの組み合わせで設定される。サイドゲート電極9A,9B及びトップゲート電極9Cの数はナノデバイス10Aの用途に応じて適宜設定される。

【0018】
図3に示すナノデバイス10Aでは、ナノギャップ電極5、金属ナノ粒子7及びサイドゲート電極9A,9B上に第2の絶縁層8が形成されており、その第2の絶縁層8上にトップゲート電極9Cが形成されている。また、ボトムゲート電極9Dは基板1上に形成されており、基板1により電位を印加することができる。図3に示すナノデバイス10Aにおいても、複数のゲート電極の9のうち、少なくとも一つをフローティングゲート電極として用いる。

【0019】
複数のゲート電極9のうち少なくとも一つのゲート電極には、ゲート電圧を加えることが出来るように配線接続されている。その他のゲート電極には、スイッチの一端が接続されており、フローティング電極にフローティング電圧Vfを印加したり、或る電位となるようにすることができる。以下の説明では図2に示す形態を主として説明するが、図3に示す形態であっても同様である。

【0020】
一方の電極5Aとしてのソース電極には電流計が接続され、他方の電極5Bとしてドレイン電極にはドレイン電圧Vdを印加することができるように構成され、ドレイン電圧によってナノギャップ電極間に流れる電流が計測される。

【0021】
図1乃至図3に示すナノデバイスは、ゲート電極9の少なくとも一つをフローティングゲート電極として用いるため、メモリ機能、論理演算機能等、各種の機能を有する。以下、順に説明する。

【0022】
(メモリ機能)
本発明の実施形態に係るナノデバイスでは、フローティングゲート電極にフローティング電圧Vfを印加した後に、スイッチをOFFしても、フローティングゲートに蓄えられた電荷で、金属ナノ粒子の電荷の状態を記憶させておくことができる。後述する実施例で示すように、現状で12時間以上のリテンション特性が得られている。

【0023】
(多値メモリ)
本発明の実施形態に係るナノデバイスは、フローティングゲート電極に加える電圧により、金属ナノ粒子の電荷状態を段階的に異ならせることができ、その結果として、ナノギャップ電極間に流れる電流を段階的に異ならせることができる。よって、任意のゲート電圧を設定することにより、金属ナノ粒子の電荷状態を段階的に異ならせ、多数の状態を一つのメモリで表せ、多値メモリとして用いることができる。

【0024】
図4は、本発明の実施形態に係るナノデバイスを多値メモリとして活用する場合を説明するための図である。図4(A)は或る値のドレイン電圧を印加したときのドレイン電流-ゲート電圧特性を示し、図4(B)はドレイン電流の時間特性を示す。図4(A)の横軸はフローティングゲート電圧(V)、縦軸はドレイン電流(pA)である。図4(B)の横軸は時間(sec)、縦軸はドレイン電流(pA)である。図4(A)において実線と点線は電圧のスイープの前後に相当する。金属ナノ粒子がクーロン島として作用するので、ドレイン電流-ゲート電圧特性にはクーロンオシレーションが観察される。クーロンオシレーションの傾斜のうち、上昇する部分、下降する部分の何れかを、任意の段階に分けることで、ドレイン電流が異なる値となる。従って、図4(B)に示すように、ゲート電圧を例えば、1(V)~4(V)の或る範囲内に設定することで、その範囲に対応したドレイン電流が流れる。よって、フローティングゲート電圧Vfの値に応じて、複数の状態を保持することができる。

【0025】
(メモリ安定性)
本実施形態に係るナノデバイスでは、スイッチをON/OFFすることにより、フローティング状態を得ている。このスイッチの動作によって単電子トランジスタのメモリ動作に影響を与えない。

【0026】
(単電子トランジスタの書き換え動作)
本発明の実施形態に係るナノデバイスでは、複数のゲート9のうち、信号入力端子として用いる入力ゲートと、書き換え動作を行うフローティング電圧を印加するためのコントロールゲートと、を備える。コントロールゲートに電圧を印加することでナノ粒子の電荷状態を換え、単電子トランジスタの動作を反転させる。入力ゲートを例えば3入力とすることにより、XOR,XNORなどの各種論理演算処理が実現される。

【0027】
3つの入力ゲートを有するナノデバイスが、論理演算処理をすることを説明する。図5は、3入力における真理値表を示す図であり、各論理動作をさせるためのゲート電圧の設定の仕方を併せて示してある。ナノデバイスは単電子トランジスタの構造を有しているため、ゲート電圧によって金属ナノ粒子からなる単電子島の電荷が変調し、その結果、電流が流れる状態と流れない状態の2つの状態が周期的に現れるという、所謂クーロンオシレーション現象が観察される。図6は或るドレイン電圧において、各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示し、図7は、ドレイン電圧Vと各ゲート電圧Vg1,Vg2,Vtop-gateを各値に設定したときのドレイン電流Iの微分コンダクタンスを模式的に示す図である。図7においては、ドレイン電流Iの微分コンダクタンスの大きさがメッシュの数に応じて大きくなるように示している。図6に示すように、クーロンオシレーション特性における電流波形は、ドレイン電圧Vと各ゲート電圧の2つの電圧方向に正の傾きと負の傾きを有する直線で外挿され、電流値はピークを持つ。

【0028】
図5に示すように、ピーク電流を与えるゲート電圧V1と右隣のピーク電流を与えるゲート電圧V2の差ΔV(=V2-V1)が、1周期分のクーロンオシレーションに相当し、ゲート容量Cは、C=e/ΔVで与えられる。ここで、eは素電荷である。このΔVの値は、金属ナノ粒子と一方の電極及び他方の電極との配置関係、さらに、二つのサイドゲート電極とトップゲート電極及び/又はボトムゲート電極との配置関係に依存する。よって、ΔVの値は、三つのゲート電極の配置に依存するので、三つのゲート電極毎に、ドレイン電流Iの1周期分のクーロンオシレーションに対応したΔVの値が異なる。

【0029】
(単電子トランジスタの書き換え動作その1:XORとその反転動作)
3つの入力ゲートを有するナノデバイスに対して排他的論理和(XOR:exclusive or)の動作をさせる場合には、各ゲート電圧の値を次のように設定すればよい。XOR動作では、3つの入力ゲートに印加される「0」の電圧と「1」の電圧の入力に相当する電圧の差が、ΔV/2(2分の1周期)に相当する電圧差となるようにドレイン電圧を調整する。そして、例えば「1」の入力に相当するトップゲート電圧を、クーロンオシレーションのピーク電流をとるゲート電圧とし、「0」の入力に相当するゲート電圧をΔV/2だけ小さい電圧値とする。トップゲート電圧は先に決めた「0」の入力にして、次に、一方のサイドゲート電圧は、ピーク電流をとるサイドゲート電圧を「1」の入力に相当するゲート電圧とし、「0」の入力に相当するゲート電圧をΔV/2だけ小さい電圧値とする。トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、さらに、他方のサイドゲート電圧は、ピーク電流をとるゲート電圧を「1」の入力に相当するゲート電圧とし、「0」の入力に相当するゲート電圧をΔV/2だけ小さい電圧値とする。その際、3つのゲート電圧が共に「1」の入力に相当するゲート電圧で、出力が「1」の電流ピーク値をとるように、入力のゲート電圧を設定する。

【0030】
3つのゲート電圧を全て「0」の状態とすると、電流は流れず出力は「0」となる。
3つのゲート電極のいずれか1つのゲート電圧を「1」の状態とし、残りの2つのゲート電圧を「0」の状態とすると、ピーク電流が流れ、出力は「1」となる。
3つのゲート電極のなかで、いずれか2つのゲート電圧を「1」の状態とし、残り1つのゲート電圧を「0」の状態とすると、ゲート電圧による単電子島への電荷誘起の重畳が起こり、1周期分のΔVを印加した状態となるため、出力は「0」の状態となる。
3つのゲート電圧を「1」の状態とすると、1.5周期分のΔVを印加したことと等しいので出力は「1」となる。
図5の論理対応表のXORの列では、上述した出力電流の結果を示す。出力結果で、「0」は電流が流れない状態又は小さい状態を示し、「1」は電流が流れる状態又は大きい状態を示す。
論理対応表の最下欄には、1周期分のクーロンオシレーション(横軸はゲート電圧、縦軸がドレイン電流)を示しており、黒丸(●)印は「0」の電流出力状態、白丸(〇)印は「1」の電流出力状態を示している。XOR動作では、ΔV/2の電位差を入力ゲート電圧の「0」と「1」の状態に相当する電位の差として用い、入力が「0」側で出力が「0」であることから、1周期分のクーロンオシレーションの左半分の電圧領域を各ゲート電極に印加する電圧として用いている。

【0031】
以上のように、ゲート電極の入力の組み合わせと出力との関係は、排他的論理和XOR動作の出力となっている。よって、ナノデバイスでは、クーロンオシレーション特性と、複数のゲート電極による単電子島への電荷の誘起の重畳現象とにより、論理演算を実現することができる。

【0032】
本発明の実施形態に係るナノデバイスでは、複数のゲート電極のうち任意数の入力のゲート電極として用いていない残りのゲート電極をフローティングゲート電極として用い、フローティングゲート電極のクーロンオシレーションのピークtoピークの電圧の半分の電圧の大きさ分+側又は-側にシフトさせ、スイッチをOFFとして、フローティングゲートに電荷を誘起する。この誘起した電荷によって金属ナノ粒子の電荷状態が反転する。このようなフローティングゲートにより、ナノデバイスによって書き換え可能な論理演算回路が実現される。

【0033】
ここで、フローティングゲートに印加する電圧は、クーロンオシレーションのピークtoピークの電圧の半分の電圧である必要はなく、金属ナノ粒子の電荷状態を反転させるのに必要な電圧であればよい。フローティングゲートに印加する電圧を決める要素としては、第1に金属ナノ粒子とナノギャップ電極との配置関係、第2に金属ナノ粒子と各ゲート電極との配置関係、第3にゲートのうちフローティングゲートとしてトップゲートを用いるかボトムゲートを用いるか、第4に、トップゲートを設けるための第2の絶縁層の厚さ及び誘電率の値が挙げられ、これらの少なくとも一つ以上の要素の影響を受ける。

【0034】
(単電子トランジスタの書き換え動作その2の前提として、その他の論理演算)
ナノデバイスに対して排他的論理和の否定(XNOR:exclusive not OR)の動作をさせる場合について説明する。この場合、各ゲート電圧の値を次のように設定すればよい。すなわち、XNOR動作では、XORと同様に「0」と「1」の状態の入力電圧の差が、ΔV/2に相当するゲート電圧差となるようにドレイン電圧を調整するが、3つのゲート電圧が共に「0」の入力に相当するゲート電圧で、出力が「1」の電流ピーク値をとるように、入力のゲート電圧を設定する。すると、XORと同様な動作原理により、このゲート電圧の設定で、XNORの論理演算を実現することができる。このことは、1周期分のクーロンオシレーションの図の右半分の電圧領域を各ゲート電極に印加する電圧として用いていることになる。

【0035】
次に、ナノデバイスに対して、入力「0」と入力「1」の電圧差としてΔV/4(4分の1周期)を用い、ΔV/4の電圧差を有する2つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。図4の4分の1周期の、クーロンオシレーション特性にあるように、ΔV/4ずつゲート電圧をずらすと、「0」、「1」、「1」、「0」と変化する。

【0036】
演算Aの動作又は演算Cの動作をさせる場合について説明する。この場合、各ゲートの入力電圧値を、図5の4分の1周期のクーロンオシレーションの演算Aに相当するゲート電圧に設定すればよい。すなわち、例えば、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるようにドレイン電圧を調節し、「0」の入力に相当するトップゲート電圧を、ピーク電流の負のスロープ上の電圧の値に設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ高い電圧値に設定する。

【0037】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「0」の入力に相当する一方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値に設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ高い電圧値に設定する。

【0038】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「0」の入力に相当する他方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値に設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ高い電圧値に設定する。

【0039】
3つのゲート電圧が共に「1」の入力に相当するゲート電圧で、出力が「1」の電流ピーク値をとるように、入力のゲート電圧を設定する。すると、3つのゲートへの入力が(0,0,0)及び(1,1,1)の場合のみ出力が「1」となり、それ以外の場合には出力が「0」となり、演算Aの処理がなされる。

【0040】
逆に、演算Cに相当するゲート電圧を次のように設定する。すなわち、例えば「1」の入力に相当するトップゲート電圧を、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「0」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ低い電圧値に設定する。

【0041】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「1」の入力に相当する一方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「0」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ低い電圧値に設定する。

【0042】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「1」の入力に相当する他方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「0」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ低い電圧値に設定する。

【0043】
すると、3つのゲートへの入力が、(0,0,0)及び(1,1,1)の場合のみ出力が「0」となり、それ以外の場合には出力が「1」となって、演算Cの論理演算処理が実現される。

【0044】
次に、演算Bの動作又は演算Dの動作について説明する。この場合も、入力「0」と入力「1」の電圧差としてΔV/4を用い、ドレイン電圧を調整する。これにより、ピーク電流の正のスロープと負のスロープの途中の値で同一の値をとるようにする。演算Bに相当するゲート電圧を次のように設定する。

【0045】
例えば「1」の入力に相当するトップゲート電圧として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔVの3/4倍高い値を設定し、「0」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ低い電圧値に設定する。

【0046】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「1」の入力に相当する一方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔVの3/4倍高い値を設定し、「0」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ低い電圧値に設定する。

【0047】
さらに、他方のサイドゲート電圧については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「1」の入力に相当する他方のサイドゲート電圧の値とし、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔVの3/4倍高い値を設定し、「0」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ低い電圧値に設定する。

【0048】
すると、入力で「0」の個数が0個又は1個の場合には出力が「0」となり、それ以外の場合には出力が「1」となって、演算Bの論理演算が実現される。

【0049】
逆に、演算Dに相当するゲート電圧を次のように設定する。例えば「0」の入力に相当するトップゲート電圧として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ高い電圧値に設定する。「1」を入力した際には、負のスロープで前記の同一の電流値と同じ電流値となる。

【0050】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「0」の入力に相当する一方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ高い電圧値に設定する。

【0051】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「0」の入力に相当する他方のサイドゲート電圧の値として、ΔVを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/4だけ高い電圧値に設定する。

【0052】
すると、入力で「0」の個数が0個又は1個の場合には出力が「1」となり、それ以外の場合には出力が「0」となって、演算Dの論理演算が実現される。

【0053】
ナノデバイスに対して次のような動作をさせることもできる。すなわち、入力「0」と入力「1」の電圧差としてΔV/3を用い、ΔV/3の電圧差を有する2つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。

【0054】
演算Eに相当するゲート電圧を次のように設定する。例えば「0」の入力に相当するトップゲート電圧として、ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/3だけ高い電圧値に設定する。

【0055】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「0」の入力に相当する一方のサイドゲート電圧の値として、ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/3だけ高い電圧値に設定する。

【0056】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「0」の入力に相当する他方のサイドゲート電圧の値として、ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/3だけ高い電圧値に設定する。

【0057】
すると、入力で「1」の個数が2個の場合のみ出力が「0」で、それ以外の場合は出力が「1」となる論理演算Eが実現される。

【0058】
逆に、演算Fに相当するゲート電圧を次のように設定する。例えば「0」の入力に相当するトップゲート電圧として、ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるよう、ピーク電流の負のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧をその設定した電圧の値よりもΔV/3だけ高い電圧値に設定する。

【0059】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「0」の入力に相当する一方のサイドゲート電圧の値として、ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/3だけ高い電圧値に設定する。

【0060】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「0」の入力に相当する他方のサイドゲート電圧の値として、ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「1」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔV/3だけ高い電圧値に設定する。

【0061】
すると、入力で「1」の個数が1個の場合のみ出力が「0」となり、それ以外の場合には出力が「1」となる、演算Fの論理演算が実現される。

【0062】
演算Gに相当するゲート電圧を次のように設定する。例えば「1」の入力に相当するトップゲート電圧は次のように設定する。ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔVを三等分し、ピーク電流の正のスロープ上の値とする。「0」の入力に相当するトップゲート電圧をその設定した値よりもΔV/3だけ低い電圧値とする。

【0063】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「0」の入力にして、「1」の入力に相当する一方のサイドゲート電圧の値として次のように設定する。ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔVを三等分し、ピーク電流の正のスロープ上の値とする。「0」の入力に相当するトップゲート電圧をその設定した値よりもΔV/3だけ低い電圧値とする。

【0064】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「0」の入力にして、「1」の入力に相当する他方のゲート電圧の値として次のように設定する。ΔVを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔVを三等分し、ピーク電流の正のスロープ上の値とする。「0」の入力に相当するトップゲート電圧をその設定した値よりもΔV/3だけ低い電圧値とする。

【0065】
すると、入力で「1」の個数が1個又は2個の場合のみ出力が「1」となり、それ以外の場合には出力が「0」となる、演算Gの論理演算が実現される。

【0066】
以上説明したように、ナノデバイスは、HighとLowの電位差、例えば「0」と「1」の電圧差をΔV/nとし、nを2以上の整数のそれぞれの値を設定することにより、3入力の論理演算処理を実現することができる。

【0067】
ここで、サイドゲート電極9A,9Bからソース及びドレインの各電極となる一方の電極5A,他方の電極5Bに対してリーク電流が流れると、ON/OFF比が悪くなるので、好ましくない。よって、リーク電流が流れないようにギャップ長を大きくする必要がある。

【0068】
(単電子トランジスタの書き換え動作その2:その他の論理演算での反転処理)
本発明の実施形態に係るナノデバイスが各種論理演算処理を行うため、XORでの反転処理と同様、複数のゲート電極のうち3入力のゲート電極として用いていない残りのゲート電極をフローティングゲート電極として用い、フローティングゲート電極のクーロンオシレーションのピークtoピークの電圧の半分の電圧の大きさ分+側又は-側にシフトさせ、スイッチをOFFとして、フローティングゲートに電荷を誘起する。この誘起した電荷によって金属ナノ粒子の電荷状態が反転する。このようなフローティングゲートにより、ナノデバイスによって書き換え可能な論理演算素子が実現される。

【0069】
ここで、フローティングゲートに印加する電圧は、クーロンオシレーションのピークtoピークの電圧の半分の電圧である必要はなく、金属ナノ粒子の電荷状態を反転させるのに必要な電圧であればよい。フローティングゲートに印加する電圧を決める要素としては、第1に金属ナノ粒子とナノギャップ電極との配置関係、第2に金属ナノ粒子と各ゲート電極との配置関係、第3にゲートのうちフローティングゲートとしてトップゲートを用いるかボトムゲートを用いるか、第4に、トップゲートを設けるための第2の絶縁層の厚さ及び誘電率の値が挙げられ、これらの少なくとも一つ以上の要素の影響を受ける。

【0070】
(ナノデバイスの作製方法)
本発明の各実施形態に係るナノデバイスの作製方法について、図3に示すナノデバイスを例にとって説明する。
第1ステップ:半導体基板1上に第1の絶縁層2を形成する。なお、ボトムゲート電極9Dを形成するためには、半導体基板1をエッチングしてボトムゲート電極9Dとする部分を残しておく。
第2ステップ:第1の絶縁層2上に、種電極3A,3Bを部分的に構成する密着層を形成する。
第3ステップ:無電解メッキ法により電極対とサイド電極の対とを形成し、その後必要に応じて分子定規無電解メッキ法によりギャップ長が所定の値になるようにギャップ長を狭める。第2ステップ及び第3ステップにより、種電極3A,3Bとメッキ電極4A,4Bとを有するナノギャップ電極5が形成される。また、第2ステップ及び第3ステップの際にサイドゲート電極9A,9Bが形成される。
第4ステップ:図3に一点破線で示すように、保護分子で覆われた金属ナノ粒子7をナノギャップ間に導入し、Cat-CVD(Catalytic Chemical Vapor Deposition,触媒化学気相成長)法や光CVD法等を用いて第2の絶縁層8を形成する。その上でトップゲート電極9Cを形成する。

【0071】
具体的には、第2ステップにおいて、例えば、第1の絶縁層2上に最終のギャップ長よりも大きいギャップを有するように密着層を形成する。その後、種電極層を密着層上に間隔をあけて対を成すように形成しておく。このようにして、初期ギャップを有するように間隔をあけて種電極の対が形成された基板をサンプルとして用意する。

【0072】
次に、第3ステップにおいて、無電解メッキ法により電極対を形成する。その際、サンプルを無電解メッキ液に浸漬する。メッキ液に含まれる金属イオンの濃度に応じて、浸漬時間が設定される。サンプルをメッキ液に浸漬して一定時間経過すると、メッキ液を交換する。これにより、フラットな表面を形成することができる。フラットな表面は必ずしも平面に限らないが、段差のある部分では滑らかな曲面が含まれてもよい。ここで、フラットな平面とは、基準面に対して凹凸の高さ、深さが5nm以上30nm以下であることを意味する。

【0073】
本発明の実施形態は、ゲート電極は3つである必要はなく、ゲート電極は4つ又はそれ以上でもよい。ゲート電極は配置位置に応じて、ボトムゲート電極、トップゲート電極、サイドゲート電極に区分けされる。各電極は所定の電圧が印加されれば材質等は問わない。

【0074】
三つ以上のゲート電極のうち、例えば四つのゲート電極、すなわち、二つのサイドゲート電極と一つのボトムゲート電極と一つのトップゲート電極のうち、任意の三つを電圧入力用に用い、残りの一つを電圧調整用の電極として用いる。二つのサイドゲート電極は、一方の電極と他方の電極との配設の軸に対して対称性を有するため、ボトムゲート電極及びトップゲート電極の何れか一方を電圧調整用の電極とすることが好ましい。電圧調整用の電極を例えば0Vに設定し、それを基準に、他のゲート電極に印加する電圧の値を設定することができる。

【0075】
(コントロールゲート電極を備えたナノデバイス)
図8は、本発明の実施形態に係るナノデバイスの一形態を示し、(A)は断面図、(B)は平面図である。本発明の実施形態に係るナノデバイス20は、ナノギャップを有するように一方の電極5Aと他方の電極5Bとを設けて成るナノギャップ電極5と、ナノギャップ間に設けられる金属ナノ粒子7と、複数のゲート電極9と、を備えており、複数のゲート電極9の少なくとも一つをフローティングゲート電極9Bとして機能させる。例えば、一方の電極5Aがソース電極に対応し、他方の電極5Bがドレイン電極に対応する。本発明の実施形態に係るナノデバイス20は、さらに、図8に示すように、コントロールゲート12を備えている。コントロールゲート電極12は、ゲート電極9の一種とみなすことができる。

【0076】
一方の電極5Aと他方の電極5Bとが金属ナノ粒子7を挟んで配置されており、複数のゲート電極9として、サイドゲート電極9Aとフローティングゲート電極9Bとが金属ナノ粒子7を挟んで配置されている。コントロールゲート電極12が、フローティングゲート電極9Bを挟んで、金属ナノ粒子7と対向するように配置されている。

【0077】
図8に示すように、一方の電極5A、他方の電極5B、サイドゲート電極9A、フローティングゲート電極9B及びコントロールゲート電極12は、同一面上に配置されている。

【0078】
これらの電極が配置されている面は、図3(A)に示した実施形態と同様、基板1上に設けた第1の絶縁層2の面である。第1の絶縁層2の上に一方の電極5A、他方の電極5B、サイドゲート電極9A、フローティングゲート電極9B及びコントロールゲート電極12が配置されており、一方の電極5Aと他方の電極5Bとのナノギャップの間に金属ナノ粒子7が配置されている。好ましくは、図3(A)に示した実施形態と同様に、第2の絶縁層8が、一方の電極5A、他方の電極5B、サイドゲート電極9A、フローティングゲート電極9B、コントロールゲート電極12及び金属ナノ粒子7をカバーするように配置されている。

【0079】
フローティングゲート電極9B及び/又はコントロールゲート電極12は、第1の絶縁層2上に設けられている必要はなく、例えば、第2の絶縁層8上に設けて、各種の電極を水平方向のみならず垂直方向に各電極を配置してもよい。即ち、フローティングゲート電極9Bを第2の絶縁層8上に設ける際には、金属ナノ粒子7上にトップゲート構造のフローティングゲート電極9Bとしてもよい。さらに、第3の絶縁層を第2の絶縁層8及びトップゲート構造のフローティングゲート電極9B上に設け、第3の絶縁層上にコントロールゲート電極を設けてもよい。

【0080】
コントロールゲート電極12は、電圧が印加されることにより、フローティングゲート電極9Bの電荷状態を変化させ、これにより金属ナノ粒子7の電荷状態を制御するために用いられる。図1に示す形態では、フローティングゲート電極9Bの電荷状態をスイッチ11のON/OFFで制御しているのに対し、図8に示す形態では、フローティングゲート電極9Bの電荷状態をフローティングゲート電極12へのパルス電圧により制御している。

【0081】
フローティングゲート電極の電荷状態を変化させるためのパルス電圧のパルス幅、電圧については、フローティングゲート電極、コントロールゲート電極、ソース電極、ドレイン電極、Si基板からなるバックゲート電極の各構造及び材料に依存し、それに伴って形成される静電容量と電圧を加えた際の抵抗に依存する。フローティングゲート電極は、コントロールゲート電極、ソース電極、ドレイン電極、バックゲート電極の各間とそれぞれ静電容量を有していて、コントロールゲート電極にパルス電圧を印加した際には、それぞれの静電容量に対応した電位差が生じる。フローティングゲート電極との間の抵抗が一番低い電極から、その電極との電位差をゼロにするような電荷がその電極からフローティングゲート電極に流れ、結果としてフローティングゲート電極に電荷が誘起された状況となる。電位差がゼロになるとそれ以上の時間、パルス電圧を印加してもフローティングゲート電極の電荷は変化しない。したがって、パルス幅はフローティングゲート電極に電位差をゼロにする電荷を蓄積させる時間以上にしても、誘起電荷には変化がなく、その時間よりも短くすると、蓄積させる電荷量を制御できることになる。パルス電圧については、フローティングゲート電極に電荷を誘起させる伝導機構が非線形な伝導なので、電荷を動かすのに十分なパルス電圧とする必要がある。

【0082】
なお、ナノギャップ電極5、サイドゲート電極9A、フローティングゲート電極9B及びコントロールゲート電極12は、分子定規メッキ法によらず、電子線描画法及び電子線蒸着法並びにリフトオフプロセスにより作製しても良い。
【実施例】
【0083】
(実施例1)
実施例1として、図2に示すナノデバイス10を次の要領で作製した。
最初に、金ナノギャップ電極5を電子ビーム描画法(EBL:Electron Beam Lithography)により作製した。第1の絶縁層2としてSiO膜が形成された半導体基板1のSi基板に対して、アセトン、エタノールによる超音波洗浄を行った。オゾン洗浄を行った後に、ポジ型レジストZEP-520aとZEP-a(共に日本ゼオン製)を1:2で混合した溶液をスピンコートにより塗布した。レジストを塗布した基板を180℃2分間ベーキングした後、この基板にEBL描画を行い、ZEP-520(日本ゼオン製)により現像を行った。現像後の基板に、電子ビーム蒸着によりTiとAuを蒸着した。基板をZDMAC(日本ゼオン製)に浸漬し、レジストをリフトオフすることにより、ギャップ長25nmの初期金ナノギャップ電極を作製した。その後、プローバーとナノギャップ電極の電気的な接点を取るためのコンタクトパッドをフォトリソグラフィー、TiとAuの蒸着により作製した。
【実施例】
【0084】
次に、ギャップ長10nm程度の金ナノギャップ電極を無電解金メッキ法により形成した。詳細は非特許文献2に記載されているので省略する。ヨードチンキ、金箔、アスコルビン酸を混合した溶液に金ナノギャップ電極を浸漬させることで、初期金ナノギャップ電極を成長させ、ギャップ長約10nmの金ナノギャップ電極5A,5Bと二つのサイドゲート電極9A,9Bとを形成した。
【実施例】
【0085】
この金ナノギャップ電極に以下の手順で自己組織化単分子膜6と金ナノ粒子7を導入した。金ナノ粒子の作製法は非特許文献6で公開済みである。まず、金ナノギャップ電極を清浄にするために、アセトンとエタノールの煮沸洗浄を各10分、酸素プラズマによるアッシング処理を計20分行った。上記の洗浄後、金ナノギャップ電極表面の金の酸化膜除去のため、エタノール溶液に1時間浸漬させた。次に、ヘキサンチオール分子0.1mMのエタノール溶液(40℃)に電極を24時間浸漬させ、自己組織化単分子膜6を形成する。その後、化学合成により作製したオクタンチオール/デカンジチオール混合膜保護金ナノ粒子のトルエン溶液に30分浸漬させる。コア直径8.2nmの金ナノ粒子溶液は、凝集体を分散させるために事前に150℃で5分間加熱させておく。金ナノ粒子のコア直径は8.2nmであり、保護基中のデカンジチオール分子を介して金に化学吸着する。そのため、金ナノ粒子7はギャップ長10nmの金ナノギャップ電極5間に架橋して、単電子トランジスタの単電子島として動作する。これにより、実施例1のナノデバイス10を作製した。
【実施例】
【0086】
作製したナノデバイス10を、真空中9Kにおいて電気測定し、動作の書き換え可能な回路素子として動作させた。電気測定はプローバーを用いて行い、サイドゲート電極の電気的な接点を機械的に外せる(リトラクト)ようにした。
【実施例】
【0087】
図9は、実施例1で作製したサンプルにおけるドレイン電流-ドレイン電圧特性を示した図である。測定温度は9Kとした。横軸はドレイン電圧V(V)、縦軸はドレイン電流IDS(pA)である。グラフ中のR、R、C、C、Qは非特許文献3に記載した等価回路で、二重トンネル接合の電流電圧特性の理論式から求めた値を示している。実線は、上記のパラメータを用いて理論式を計算した結果であり、実験結果とよく一致することがわかる。これは、作製したサンプルが図2に示すような理想的な二重トンネル接合を形成していることによる。
【実施例】
【0088】
図10は、第1サイドゲート電圧VG1(V)、第2サイドゲート電圧VG2(V)をそれぞれ掃引したときのドレイン電流V(mV)と、微分コンダクタンス(dI/dV)のマッピング(スタビリティダイアグラム)を示す図である。横軸は各サイドゲートに印加する電圧(V)、縦軸はドレイン電圧V(V)であり、濃淡がドレイン電流(nA)、ドレイン電流の微分コンダクタンス(nS)を示す。測定温度は9Kとした。ドレイン電極とソース電極との間のクーロン島を介した電流の抑制(クーロンブロッケード)に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、作製したサンプルが単電子トランジスタとして動作していることが分かる。また、クーロンダイヤモンドの形状が、平行四辺形かつVG1に対して周期的な構造をとっている。この結果も、作製したサンプルが1つのクーロン島のみ有した、図1に示すような理想的な単電子トランジスタ構造をとっていることを示唆している。
【実施例】
【0089】
図11は、クーロンオシレーション特性を示す図で、(A)は第2サイドゲートを0Vにしたときの第1サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性、(B)は第1サイドゲートを0Vにしたときの第2サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性を示す。なお、ドレイン電圧Vは5mVとした。クーロン島に対するサイドゲート電極のゲート容量CG1、CG2に対応して、周期的なクーロンオシレーションが観察されることが分かった。ここから先の図では、VG1をフローティングゲート電圧として用いてナノ粒子上の電荷状態を非接触で調整し、VG2はクーロンオシレーションを観察するための信号入力端子の役割としている。
【実施例】
【0090】
図12は、図11(A)の原点付近を拡大した図である。横軸は第1サイドゲート電圧VG1(V)であり、縦軸はドレイン電流IDS(pA)である。第2サイドゲート電圧を0Vとし、ドレイン電圧を5mVとして、第1サイドゲートへの電圧印加を4回行い、その測定結果を重ねて示している。測定を繰り返しても、Low状態(約0pA)とHigh状態(約230pA)付近が安定していることが分かった。これは、安定した論理演算動作に必要な条件である。
【実施例】
【0091】
図13は第1サイドゲートに印加する電圧をパラメータとして、ドレイン電流の時間依存性を測定した結果を示す。第1サイドゲートに印加する電圧をそれぞれ25mV,95mVとした後、電圧を印加するためのプローブをリトラクトした。ここではこのフローティングゲートへの帯電作業を電荷フォーミングと呼ぶ。即ち、電荷フォーミングとは、「ある所望のゲート電圧を電圧印加用のプローブに印加し、その電圧を維持したまま電圧印加用のプローブをゲート電極から引き離す(リトラクトする)」作業のことを意味している。これにより、ゲート電極に誘起された電荷がプローブと非接触の状態で保持される。上側の波形が、VG1=95mVの場合のドレイン電流時間依存性であり、下側の波形が、VG1=25mVの場合のドレイン電流時間依存性である。図13より、図12に示したHigh状態とLow状態とが、電荷フォーミング後の時間特性においても区別できることが分かった。
【実施例】
【0092】
図14は、図13に示す測定をした後におけるクーロンオシレーション特性を示す図で、(A)は第2サイドゲートを0Vにしたときの第1サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性、(B)は第1サイドゲートを0Vにしたときの第2サイドゲートに印加する電圧に対するドレイン電流IDS(pA)依存性を示す。ドレイン電圧Vは5mVとした。図11と比較して、ナノ粒子上の電荷状態が変化しているため、このクーロンオシレーションの場合、第1ゲート電圧VG1=30mVでHigh状態となり、VG1=100mVでLow状態になる。
【実施例】
【0093】
図15は、第1サイドゲートで電荷フォーミングを行い、第2サイドゲート電圧でクーロンオシレーション特性を測定した図である。第1サイドゲートに印加する電圧VG1は30mV,100mVと固定し、電荷フォーミングを行った。VG1を、30mVから100mVに増加することにより、クーロンオシレーションを半周期シフトさせることができている。この結果から、電荷フォーミングにより金属ナノ粒子の電荷状態をちょうど0.5e(ただし、eは素電荷)変化できることがわかった。このVG1の条件下で、第2ゲート電圧を0Vと0.4Vの2値に振動させると、ナノデバイスの特性がHigh、Lowとに振動することが予想される。
【実施例】
【0094】
図16は、第2サイドゲート電圧のパルス幅の入力依存性を示し、(A),(B),(C)はそれぞれパルス幅が5秒、0.5秒、0.05秒の場合を示す。第1サイドゲート電圧VG1は30mV、100mVの2ケースとし、電荷フォーミングを行った。その後、第2サイドゲートに0Vと0.4Vの2値をとるパルス電圧を入力した。
【実施例】
【0095】
図16から、第1サイドゲート電圧VG1が30mVである場合と100mVである場合とを比較すると、第2サイドゲート電圧のパルス応答が、逆転していることが分かった。つまり、電荷フォーミング条件により、ナノデバイス10のVG2に対する動作が書き換えられている。また、パルス幅を5秒、0.5秒、0.05秒の何れにおいても同様の結果を得ていることが分かり、回路の高速動作も期待できる。
【実施例】
【0096】
以上の実施例1から、ゲート電極の少なくとも一つに印加する電圧を、クーロンオシレーションの半周期分変化させ、そのゲート電極をフローティング状態にすることで、金属ナノ粒子の電荷状態を反転させることができることが分かった。また、そのゲート電極をフローティング電極として用いることにより、ナノデバイス10の動作の書き換えが可能であることが分かった。
【実施例】
【0097】
(実施例2)
図2に示すナノデバイス10に関する別の実施例を説明する。実施例1と同様な作製手法で、金ナノギャップ電極5および2つのサイドゲート電極9A,9Bを作製した。この金ナノギャップ電極5に以下の手順で自己組織化単分子膜6と金ナノ粒子7を導入した。まず、オクタンチオール分子1mMのエタノール溶液に電極を24時間浸漬させ、エタノールでリンスをした。その後、デカンジチオール分子500mMのエタノール溶液に電極を24時間浸漬させ、デカンジチオール分子をオクタンチオール単分子膜内に挿入した。これにより、オクタンチオールとデカンジチオールの混合した自己組織化単分子膜6を形成する。さらにエタノールでリンスした後、化学合成により作製したデカンチオール保護金ナノ粒子7のトルエン溶液に16時間浸漬させる。直径6.2nmの金ナノ粒子を、自己組織化単分子膜6中のデカンジチオール分子により金ナノギャップ電極5間に化学吸着させる。この素子にフローティングゲート電極を設け、電荷フォーミングにより素子をON/OFFできるようにした。これにより、実施例2としてのナノデバイス10を作製した。
【実施例】
【0098】
図17は、サイドゲートで電荷フォーミングを行っているときのドレイン電流の時間依存性を示す図であり、実線はナノデバイスのドレイン電流、破線はサイドゲート電圧を示す。測定温度は9Kとした。この素子のドレイン電流-ゲート電圧依存性は図4に示されている。ドレイン電圧はV=60mVとしている。電荷フォーミング電圧Vを0Vから4Vまで1Vずつ段階的に増加させたところ、ドレイン電流が段階的に増加した。これにより、ナノデバイスが電荷フォーミングにより多値メモリとして動作していることが分かった。また、約300秒経過したのちに、電荷フォーミング電圧Vを4Vに保ったまま電圧印加用のプローブをリトラクトし、サイドゲート電極をフローティング状態にしても、約12時間、ドレイン電流の値は殆ど変化しないことが分かった。これは、金ナノ粒子上の電荷状態はフローティング状態のサイドゲート電極により長時間保持され、電荷フォーミングによるナノデバイスの動作書き換えが行えることを示唆している。約43500秒経過後、電荷フォーミング電圧をV=0Vとして、リトラクトしていた電圧印加用のプローブをフローティングゲートに接地したところ、ドレイン電流が0pAの初期状態に戻った。図4では、図17の測定前後におけるナノデバイスのドレイン電流-ゲート電圧依存性が示されているが、測定前後で同じ特性を示している。
【実施例】
【0099】
この実施例2の結果から、電荷フォーミングによってナノデバイスの特性は劣化せず、なおかつ電荷フォーミング後のナノ粒子上の電荷状態は12時間以上の保持時間を有することがわかった。
【実施例】
【0100】
(実施例3)
3入力のXOR、XNORなどの論理回路動作に必要な、図3に示す3つの入力ゲートを有するナノデバイス10Aの実施例を説明する。まず実施例2と同様の作製手法で、2つの入力ゲートを有するナノデバイスを作製した。ナノデバイス動作確認後、Cat-CVD法を用いて第2の絶縁層8となるSi層を50nmナノデバイス上に堆積させた。堆積プロセス時の基板温度は65℃程度とした。最後に、Si層上にトップゲート電極9Cを設けた。金ナノギャップ電極5とサイドゲート電極9A,9Bを作製した時と同じ条件でEBLの重ね露光と電極蒸着を行い、金属ナノ粒子7の直上にトップゲート電極9Cを作製した。これにより、実施例3としてのナノデバイス10Aを作製した。
【実施例】
【0101】
図18は、図3に示したナノデバイスの3つのゲート電極それぞれを用いて、クーロンダイヤモンド特性を観察した結果を示す図であり、図18(A),(B),(C)はゲート電極9A、9B、9Cそれぞれにゲート電圧Vg1,Vg2、Vtop-gateを印加した場合を示している。測定温度は9Kで、使用した金属ナノ粒子のサイズと比較して妥当なナノデバイスの特性が得られている。図19は動作結果を示す図であり、真理値表を付している。ナノ粒子上の電荷状態を0.5eシフトさせるだけの電圧、すなわちΔV/2でパルス列を作成しそれを3つのゲート電極に印加することで、ナノデバイスが3入力のXOR動作することを示している。この構造において、1つのゲート電極をフローティング電極として、0.5eシフトさせるような電荷フォーミングを行うと、残りの2電極を用いて、2入力のXOR論理回路を2入力のXNORへと書き換えることが可能となる。
【実施例】
【0102】
以上の各実施例から、フローティングゲートにより金属ナノ粒子の電荷状態を任意に制御して、一つのナノデバイスで書き換え可能な論理演算処理を提供することができる。
【実施例】
【0103】
(実施例4)
実施例1と似通った作製方法で2つの入力ゲートを有する単電子トランジスタを作製した。実施例1と同様な作製方法で、金ナノギャップ電極5および2つのサイドゲート電極9を作製した。この金ナノギャップ電極に以下の手順で自己組織化単分子膜6と金ナノ粒子7を導入した。まず、ヘキサンチオール分子0.1mMのエタノール溶液に電極を15時間浸漬させ、エタノールでリンスをした。これにより、ヘキサンチオールの自己組織化単分子膜6を形成する。さらにエタノールでリンスした後、化学合成により作製したオクタンチオールとデカンジチオールが混合した保護基を有する金ナノ粒子7のトルエン溶液に0.5時間浸漬させる。直径8.2nmの金ナノ粒子を、金ナノ粒子7中のデカンジチオール分子により金ナノギャップ電極5間に化学吸着させる。この素子にフローティングゲート電極を設け、電荷フォーミングにより素子をON/OFFできるようにした。これにより、実施例4としてのナノデバイス10を作製した。
【実施例】
【0104】
図20は、第1サイドゲート電圧(フローティング電圧)VFG(V)、第2サイドゲート電圧(コントロール電圧)VCG(V)をそれぞれ掃引したときのドレイン電流V(mV)と、微分コンダクタンス(dI/dV)のマッピング(スタビリティダイアグラム)を示す図である。横軸は各サイドゲートに印加する電圧(V)、縦軸はドレイン電圧V(V)であり、濃淡がドレイン電流(nA)、ドレイン電流の微分コンダクタンス(nS)を示す。測定温度は9Kとした。ドレイン電極とソース電極との間のクーロン島を介した電流の抑制(クーロンブロッケード)に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、作製したサンプルが単電子トランジスタとして動作していることが分かる。また、クーロンダイヤモンドの形状が、平行四辺形かつVFG,VCGに対して周期的な構造をとっている。この結果も、作製したサンプルが1つのクーロン島のみ有した、図1に示すような理想的な単電子トランジスタ構造をとっていることを示唆している。
【実施例】
【0105】
2入力のゲート電極をそれぞれ独立して掃引した際のクーロンオシレーションを測定した。図21(A)は、VFGに0Vを印加した状態でスイッチを切り、フローティングゲート電極をフローティング状態にしたときのIDS-VCG特性を示し、(B)は、電圧VCGを0VにしたときのI-VFG特性を示す。図21から図20のスタビリティダイアグラムに呼応した、クーロンオシレーションが明瞭に観察されている。フローティングゲート電極側のΔVは150mV、コントロールゲート側のΔVは730mVであることが分かった。
【実施例】
【0106】
フローティング電極の電荷フォーミングの電圧を30mV,45mV,100mVとしてフローティングゲートとして用いると、図22に示すようにVCGを0Vとしたときに、3値の電流値をとる多値メモリとして動作することが分かった。なお、VFG=30mV、VCG=0Vの際に、この単電子トランジスタはピーク電流をとる。
【実施例】
【0107】
また、コントロールゲート電圧がΔV/2に相当する365mVの際に、上記の3値を取るようにフローティングゲートのフォーミング電圧を選択することも可能である。すなわち、ピーク電流を発生させるVFG=30mVに、ΔV/2に相当する75mVを足したVFG=105mVをフォーミング電圧とすると、VCG=365mVでピーク電流を発生し、VCG=0ではオフになる。同様に、45mV、100mVにそれぞれ75mVを足したVFG=120mV、175mVとすると、図22のVFG=45mV,100mVに相当する電流値をVCG=365mVで得ることができる。ただし、VFG=175mVの際には、VCG=0において、電流が0にならない。電流を0にするには次のようにすればよい。すなわち、ドレイン電圧を小さめにして、ΔV/2の電圧範囲で電流が0をとり続ける状態とし、VCGが0mVと365mVの範囲で、電流が0であり続けるようなVFGを選択すればよい。
【実施例】
【0108】
(実施例5)
実施例5として、図8に示すコントロールゲート電極12を備えたナノデバイス20を次の要領で作成した。SiO層を設けたSi基板上に、電子線描画法及び電子線蒸着法を用いて、ナノギャップ電極5、フローティングゲート電極9B、コントロールゲート電極12及びサイドゲート電極9Aを有する電極構造体を作製した。作製した電極構造体を、エタノール溶媒で濃度1mMのオクタンチオール溶液に12時間浸漬し、オクタンチオール自己組織化単分子膜を電極構造体の表面に作製した。その後、エタノール溶媒で濃度1mMのデカンジチオール溶液に12時間浸漬することでオクタンチオール分子を部分的にデカンジチオールに置換した混合自己組織化単分子膜の作製を行った。この試料をトルエン溶媒のAuナノ粒子溶液に浸漬することで、ナノギャップ電極間にAuナノ粒子を導入しナノデバイス20としてのフローティングゲート電極付き単電子トランジスタの作製を行った。図23は、実施例5で作製したナノデバイスのSEM像及び測定回路を示す図である。
【実施例】
【0109】
この構造では、ソース電極?ドレイン電極間にナノ粒子からなる単電子島があり、空間的に孤立したフローティングゲート電極9Bの一端がサイドゲート電極の代わりに単電子島に対向している。フローティングゲート電極9Bの他端には、コントロールゲート12が対向している。このSEM像では、ギャップ間に3つの金属ナノ粒子7が観察されているが、一番上の金属ナノ粒子7を通じた電流のみが観察されている。他の2つの金属ナノ粒子は、クーロンボックス、即ち、金属ナノ粒子上に量子化した電子がドレイン電圧ならびにゲート電圧により、1つずつ加わっていき、単電子島として作用する金属ナノ粒子7に対して、これらのクーロンボックスの電荷は、単電子島と金属ナノ粒子7と間の静電容量に起因して、金属ナノ粒子7のオフセット電荷に影響を与えている。
【実施例】
【0110】
図24は、実施例5で作製したナノデバイスのドレイン電流-ドレイン電圧(I-V)特性を示す図である。測定温度は9Kである。ドレイン電圧V=0の近傍において電流が流れなくなるクーロンブロッケード現象が明瞭に観察されている。図中、白丸(○)印は実験結果を示し、実線は図中のパラメータを用いて計算した理論曲線である。グラフ中のR、R、C、C、Qは非特許文献3に記載した等価回路で、二重トンネル接合の電流電圧特性の理論式から求めた値を示している。実線は、上記のパラメータを用いて理論式を計算した結果であり、実験結果とよく一致することがわかる。これは、作製したサンプルが理想的な二重トンネル接合を形成していることによる。
【実施例】
【0111】
図25において、(1)で示す線は、この単電子トランジスタにおいて、ドレイン電圧V=40mVを印加した条件でサイドゲート電圧VG2を掃引した際のドレイン電流-サイドゲート電圧特性(I-VG2特性)である。クーロンオシレーションと呼ばれるゲート変調現象が観察されている。サイドゲートによるピーク電圧を与える電圧の差ΔVは15Vであることから、サイドゲート容量は、10.7zFである。
【実施例】
【0112】
次にドレイン電極、ソース電極、サイドゲート電極、裏面Si電極の全てを0Vとした上でコントロールゲート電極12に対して+20Vをパルス幅0.5秒で印加した。その後コントロールゲート電圧を0Vとした上でI-VG2特性を測定した。その測定結果は図25において(2)の線で示すようにI-VG2特性がVG2軸の正方向に平行に7Vシフトしている。これは+20Vのコントロールゲート電極12へのパルス電圧の印加に伴い、フローティングゲート電極9Bに電荷が誘起され、この電荷がコントロールゲート電圧を0Vにした後も保持され、単電子島のオフセットチャージが-0.47e、即ちほぼe/2だけ変化したことに相当する。ここで、eは素電荷である。このシフトは、ほぼΔVの半周期分に相当する単電子島の電荷が変調されたことを意味する。
【実施例】
【0113】
次に、同様の手順によってコントロールゲート電極12に対して-15Vをパルス幅0.5 秒(s)で印加した。その後、コントロールゲート電圧を0Vとした上でI-VG2特性を測定した。その測定結果は図25において(3)の線で示すように、I-VG2特性がVG2軸の負方向に平行に7Vシフトしている。この状態でのクーロンオシレーションによるI-VG2特性は、初期状態のクーロンオシレーションによるI-VG2特性と重なっている。よって、フローティングゲート電極9Bの電荷が初期状態と同じ状況に戻り、フローティングゲートの電荷により誘起される、単電子島のオフセット電荷が初期状態に戻っている。
【実施例】
【0114】
以上のように、コントロールゲート電極12への+20Vのパルス電圧の印加により、フローティングゲート電極9Bには電荷が蓄積され、単電子島のオフセット電荷を素電荷の半分だけずらすことが可能で、-15Vのパルス電圧の印加により、フローティングゲート電極9Bに蓄えられていた電荷が初期状態に戻り、単電子島のオフセット電荷が初期状態に戻ったことを意味している。サイドゲート電圧VG2が7Vの際の電流値は、初期状態では0Aであり、正のパルス電圧印加後にはピーク電流となっている。よって、ナノデバイス20は、フローティングゲートメモリとして動作すると共に、オンがオフに、オフがオンに入れ替わることから、書き換え可能な回路が構築されていることが分かる。
【実施例】
【0115】
図26において、(A)はフローティングゲート電極9Bに電荷が蓄えられていない状態においてドレイン電流の微分値dI/dVをドレイン電圧Vとサイドゲート電圧VG2の二次元平面にプロット(dI/dV-V-VG2プロット)した結果である。単電子トランジスタにおいて観察されるクーロンダイヤモンドと呼ばれる菱形の形状が明瞭に観察されている。
【実施例】
【0116】
次に、ドレイン電極、ソース電極、サイドゲート電極、裏面Si電極の全てを0Vとした上でコントロールゲート電極12に対して+20Vをパルス幅0.5秒(s)で印加し、その後コントロールゲート電圧を0Vとした上でdI/dV-V-VG2プロットを測定した。その結果、図26(B)に示すようにクーロンダイヤモンドがVG2軸の正方向に7V平行にシフトしている。このことは、クーロンオシレーションの実験結果と符合しており、+20Vのパルス電圧の印加に伴い、フローティングゲート電極に電荷が蓄積され、その電荷により単電子島であるAuナノ粒子のオフセット電荷が変化し、その状況が保たれている。
【実施例】
【0117】
dI/dV-V-VG2プロットの測定時間は13時間であることから、フローティングゲート電極に誘起・蓄積された電荷は極めて安定で、少なくとも13時間以上保持されているといえる。
【実施例】
【0118】
次に、サイドゲート電圧VG2=6.5Vを印加した条件において、コントロールゲート電極12に+20Vと-15Vとの電圧パルスをパルス幅1秒で交互に入力し、それぞれの電圧パルス印加直後におけるドレイン電流Iをドレイン電圧V=40mVを印加した条件で測定した。図27は、書込信号、消去信号の繰り返し入力に伴うドレイン電流の変化を示す図である。+20Vのパルスを印加した直後は2pA程度のドレイン電流Iが観察されているのに対し、-15Vのパルスを印加した直後におけるドレイン電流はI=0となっている。
【実施例】
【0119】
よって、実施例5で作製したナノデバイスに係る単電子メモリ素子は、書込み及び消去が繰り返しできることが分かった。
【実施例】
【0120】
ナノデバイス20では、+20Vと?15Vの電圧パルスを加えることにより、フローティングゲート電極9Bの電荷を変化させることができた。フローティングゲート周りの構造の違いにより、同様の電圧を加えてもフローティングゲート電極の電荷を変化させることができないこともある。これは、フローティングゲートに電荷を誘起させる伝導機構に非線形性があり、わずかな構造の違いによって、伝導が起きる部分の電界強度などが異なるために、伝導が起きないことがあることを示している。このような場合は、さらに大きなパルス電圧を加えるなどして、動作させることが可能である。
【実施例】
【0121】
実施例5のナノデバイス20は、9Kで動作している。これを室温で動作させるには、金属ナノ粒子7のコア粒径をさらに小さいものにして、常温でクーロンブロッケード現象が安定して観察できるようにすることが必要となる。
【実施例】
【0122】
本発明の実施形態及び実施例では、金属ナノ粒子を用いたが、半導体等のナノ粒子、分子でも適用することができる。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
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【図11】
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【図12】
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【図13】
12
【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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