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明細書 :歪み半導体単結晶の作製方法

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第3837527号 (P3837527)
公開番号 特開2004-189505 (P2004-189505A)
登録日 平成18年8月11日(2006.8.11)
発行日 平成18年10月25日(2006.10.25)
公開日 平成16年7月8日(2004.7.8)
発明の名称または考案の名称 歪み半導体単結晶の作製方法
国際特許分類 C30B   1/10        (2006.01)
C30B   1/04        (2006.01)
C30B  29/52        (2006.01)
H01L  21/20        (2006.01)
H01L  27/12        (2006.01)
H01L  21/02        (2006.01)
FI C30B 1/10
C30B 1/04
C30B 29/52
H01L 21/20
H01L 27/12 R
請求項の数または発明の数 11
全頁数 8
出願番号 特願2002-355674 (P2002-355674)
出願日 平成14年12月6日(2002.12.6)
新規性喪失の例外の表示 特許法第30条第1項適用 2002年秋季第63回応用物理学会学術講演会で発表
審査請求日 平成14年12月6日(2002.12.6)
特許権者または実用新案権者 【識別番号】504157024
【氏名又は名称】国立大学法人東北大学
発明者または考案者 【氏名】宇佐美 徳隆
【氏名】宇治原 徹
【氏名】藤原 航三
【氏名】中嶋 一雄
審査官 【審査官】増山 淳子
参考文献・文献 特開2001-217430(JP,A)
調査した分野 C30B 1/00-35/00
WPI(DIALOG)
JICSTファイル(JOIS)
特許請求の範囲 【請求項1】
格子定数がaである無歪みの半導体単結晶Aを準備する工程と、
前記半導体単結晶A上に、単結晶状態において前記格子定数aと異なる格子定数bを有するようなアモルファス半導体Bを形成する工程と、
前記半導体単結晶A及び前記アモルファス半導体Bに対して加熱処理を施し、前記アモルファス半導体Bをエピタキシャル成長させるとともに、前記半導体単結晶A及び前記アモルファス半導体B同士を固相相互拡散により混晶化して、前記格子定数a及び前記格子定数bの中間の格子定数cを有する無歪みの半導体混晶単結晶Cを形成する工程と、
前記半導体混晶単結晶C上にエピタキシャル成長を実施して、前記格子定数cと異なる格子定数dを有する、歪みが印加された半導体単結晶Dを形成する工程と、
を具えることを特徴とする、歪み半導体単結晶の作製方法。
【請求項2】
前記半導体単結晶Dの歪み量は、前記半導体混晶単結晶C中の組成を制御することによって調整することを特徴とする、請求項1に記載の歪み半導体単結晶の作製方法。
【請求項3】
前記半導体単結晶Dの歪み量は、前記半導体混晶単結晶Cの厚さを制御することによって調整することを特徴とする、請求項1又は2に記載の歪み半導体単結晶の作製方法。
【請求項4】
前記半導体単結晶Dの歪み量は、前記半導体単結晶A及び前記アモルファス半導体Bの膜厚比を制御することによって調節することを特徴とする、請求項2又は3に記載の歪み半導体単結晶の作製方法。
【請求項5】
前記半導体混晶単結晶C中の、前記半導体単結晶A中の元素Eaと前記アモルファス半導体B中の元素Ebにおいて、量比(Eb/Ea+Eb)が0.1~0.9であることを特徴とする、請求項2~4のいずれか一に記載の歪み半導体単結晶の作製方法。
【請求項6】
前記加熱処理は、600℃/分以上の昇温速度で実施することを特徴とする、請求項1~5のいずれか一に記載の歪み半導体単結晶の作製方法。
【請求項7】
前記加熱処理は、前記半導体混晶単結晶C中の平均組成における固相線より低い温度で実施することを特徴とする、請求項1~6のいずれか一に記載の歪み半導体単結晶の作製方法。
【請求項8】
前記加熱処理は、前記半導体混晶単結晶C中の平均組成における固相線より5℃~100℃低い温度で実施することを特徴とする、請求項7に記載の歪み半導体単結晶の作製方法。
【請求項9】
前記加熱処理は、前記アモルファス半導体B上に保護膜を形成した後に実施し、前記保護膜は、前記加熱処理後において除去することを特徴とする、請求項1~8のいずれか一に記載の歪み半導体単結晶の作製方法。
【請求項10】
前記半導体単結晶Aはシリコンからなり、前記アモルファス半導体Bはゲルマニウムからなり、前記半導体混晶単結晶Cはシリコン及びゲルマニウムからなることを特徴とする、請求項1~9のいずれか一に記載の歪み半導体単結晶の作製方法。
【請求項11】
前記半導体単結晶Dはシリコンからなることを特徴とする、請求項10に記載の歪み半導体単結晶の作製方法。
発明の詳細な説明 【0001】
【発明の属する技術分野】
本発明は、高速電子デバイスなどにおける半導体として好適に用いることのできる歪み半導体単結晶の作製方法に関する。
【0002】
【従来の技術】
「歪み」は、結晶の対称性やバンド構造を変化させることから、材料の特性を制御する因子として重要である。例えば、絶縁体上に形成された歪みシリコン単結晶膜は、無歪みのシリコン単結晶膜に比較して極めて高い電子移動度及び正孔移動度を有するとともに、寄生容量を低下させることができる。したがって、次世代の金属酸化物半導体(CMOS)のチャネル層としての期待が高まっている。
【0003】
従来のこのような歪みシリコン単結晶膜の作製方法としては、種々の方法が提案されている。例えば、シリコン単結晶基板上にシリコンゲルマニウム単結晶の厚膜をエピタキシャル成長させ、前記シリコンゲルマニウム膜中に酸素イオンを注入するとともに、前記シリコンゲルマニウム膜を熱処理することにより絶縁体化して無歪みのシリコンゲルマニウム層を形成した後、この層上にシリコン単結晶膜をエピタキシャル成長させて、前記シリコン単結晶膜中に歪みを付加する方法が提案されている。
【0004】
さらには、前記シリコンゲルマニウム膜の表面を熱酸化処理することにより絶縁体化して無歪みのシリコンゲルマニウム層を形成し、この層上に前記同様にシリコン単結晶膜をエピタキシャル成長させて、前記シリコン単結晶膜中に歪みを付加する方法が提案されている。
【0005】
【発明が解決しようとする課題】
しかしながら、上述したような方法は、いずれもプロセスが複雑であるとともに、イオン注入装置又は熱酸化装置などの高価な設備が必要となる。したがって、上述した歪み半導体単結晶の作製においては、歩留まり低下をもたらすとともに、コスト高をもたらす結果となっていた。
【0006】
本発明は、歪み半導体単結晶を簡易かつ低コストで作製する方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、
格子定数がaである無歪みの半導体単結晶Aを準備する工程と、
前記半導体単結晶A上に、単結晶状態において前記格子定数aと異なる格子定数bを有するようなアモルファス半導体Bを形成する工程と、
前記半導体単結晶A及び前記アモルファス半導体Bに対して加熱処理を施し、前記アモルファス半導体Bをエピタキシャル成長させるとともに、前記半導体単結晶A及び前記アモルファス半導体B同士を固相相互拡散により混晶化して、前記格子定数a及び前記格子定数bの中間の格子定数cを有する無歪みの半導体混晶単結晶Cを形成する工程と、
前記半導体混晶単結晶C上にエピタキシャル成長を実施して、歪みが印加された半導体単結晶Dを形成する工程と、
を具えることを特徴とする、歪み半導体単結晶の作製方法に関する。
【0008】
本発明によれば、歪み半導体単結晶Dの下地となる無歪み半導体混晶単結晶Cを作製するに当り、従来の技術同様に無歪みの半導体単結晶Aを準備した後、この半導体単結晶A上にアモルファス半導体Bを形成し、所定の加熱処理を施すようにしている。したがって、イオン注入装置や熱酸化処理などの高価な装置を使用することなく、極めて簡易に半導体混晶単結晶Cを作製することができる。
【0009】
目的とする歪み半導体単結晶Dは、前記半導体混晶単結晶C上にエピタキシャル成長させて形成するので、本発明によれば、従来の方法と比較して、歪み半導体単結晶を極めて簡易に作製することができる。
【0010】
なお、半導体単結晶A上にアモルファス半導体Bを形成しているので、アモルファス半導体B中の格子定数差に起因した内部歪み緩和の結果として生じる転位の発生を抑制することができる。したがって、半導体混晶単結晶C中の転位密度、さらに目的とする歪み半導体単結晶D中の転位密度も低減することができるようになる。
【0011】
また、アモルファス半導体B中には、未結合手が多く存在するため、従来のように結晶同士を積層した場合に比較して、半導体単結晶Aとアモルファス半導体Bとの相互拡散を促進させることができる。したがって、半導体混晶単結晶Cをより簡易に形成することができるようになる。
【0012】
【発明の実施の形態】
以下、本発明を発明の実施の形態に則して詳細に説明する。
図1~図4は、本発明の作製方法を説明するための工程を概略的に示す図である。最初に、図1に示すように、格子定数がaである無歪みの半導体単結晶11を準備し、この半導体単結晶11上にアモルファス半導体12をスパッタリング法などの公知の成膜手法を用いて形成する。アモルファス半導体12は、結晶化した際の格子定数をbとした場合に、前記格子定数aと異なる半導体材料から構成する。
【0013】
次いで、図2に示すように、アモルファス半導体12上において保護膜14を形成し、加熱処理を実施する。この加熱処理によって、アモルファス半導体12をエピタキシャル成長させるとともに、半導体単結晶11及びアモルファス半導体12同士の固相相互拡散を生ぜしめて、図3に示すような、半導体混晶単結晶13を形成する。半導体混晶単結晶13は、半導体単結晶11及びアモルファス半導体12の混晶であるので、その格子定数cは前記格子定数aと前記格子定数bとの中間の値を取る。
【0014】
前記加熱処理は、600℃/分以上で昇温速度で行うことが好ましい。これによって、アモルファス半導体12の多結晶化を抑制し、目的とする半導体混晶単結晶を簡易に形成することができるようになる。
【0015】
なお、前記加熱処理における到達温度及び保持時間については、半導体単結晶Aの種類や厚さ、及びアモルファス半導体12の種類や厚さなどに応じて適宜に選択する。保持時間については通常は数分程度である。
【0016】
また、到達温度は半導体混晶単結晶13の平均組成における固相線より低い温度、具体的には前記固相線よりも5℃~100℃低い温度で行うことが好ましい。これによって、半導体混晶単結晶13中の組成分布を均一にすることができるようになる。
【0017】
次いで、図4に示すように、保護膜14を除去した後、半導体混晶単結晶13上にエピタキシャル成長によって半導体単結晶15を形成する。半導体単結晶15の格子定数dは半導体混晶単結晶13の格子定数cと異なるので、半導体単結晶15をエピタキシャル成長を通じて半導体混晶単結晶13上に形成することにより、半導体単結晶15及び半導体混晶単結晶13の格子定数差に起因した歪みが半導体単結晶15に付加されるようになる。したがって、目的とする歪み半導体単結晶としての半導体単結晶15を得ることができる。
【0018】
なお、上述した保護膜14は本発明の必須要件ではなく、本発明のおいては省略することもできる。しかしながら、保護膜14を設けることによって、上述した加熱処理中において雰囲気中に含まれる不純物などがアモルファス半導体12中に取り込まれてしまい、半導体混晶単結晶13さらには目的とする歪み半導体単結晶15中に前記不純物が取り込まれて劣化するのを抑制することができる。さらに、表面エネルギーを低減し、表面のラフニングを抑制する効果がある。
【0019】
上述したように、半導体単結晶15の下地である半導体混晶単結晶13は、半導体単結晶11とアモルファス半導体12の混晶であるから、それらの組成比によって半導体混晶単結晶13の格子定数cは変化する。したがって、半導体混晶単結晶13の格子定数cと半導体単結晶15の格子定数dとの差も変化するので、半導体単結晶15に付加される歪みの大きさも変化する。換言すれば、半導体混晶単結晶13中の組成比を制御することによって、半導体単結晶15の歪み量を調節することができる。
【0020】
半導体混晶単結晶13の組成は、半導体単結晶11及び15、アモルファス半導体12の種類や組成成分、及び半導体単結晶15に付加すべき歪みの大きさなどに応じて適宜に設定する。しかしながら、半導体単結晶11中の元素Eaとアモルファス半導体12の元素Ebとにおいて、量比(Eb/Ea+Eb)が0.1~0.9となるように、半導体混晶単結晶13の組成を制御することが好ましい。これによって、半導体単結晶11及び15の種類などによらず、半導体単結晶15に対して最適な大きさの歪みを付加することができ、電子移動度及び正孔移動度などを簡易に向上させることができるとともに、寄生容量を簡易に低減することができ、CMOSのチャネル層などとして好適に用いることができるようになる。
【0021】
半導体混晶単結晶13は半導体単結晶11及びアモルファス半導体12の固相相互拡散によって形成されているため、前記量比(Eb/Ea+Eb)は、図1に示す工程において、半導体単結晶11の厚さt1及びアモルファス半導体12の厚さt2を制御することによって調節することができる。半導体単結晶11の厚さt1を大きくし、アモルファス半導体12の厚さt2を小さくした場合においては、前記量比(Eb/Ea+Eb)を減少させることができ、半導体単結晶11の厚さt1を小さくし、アモルファス半導体12の厚さt2を大きくした場合においては、前記量比(Eb/Ea+Eb)を増大させることができる。
【0022】
また、半導体単結晶15の歪み量は半導体混晶単結晶13の厚さt3によっても制御することができる。すなわち、半導体混晶単結晶13の厚さt3が増大すれば、半導体混晶単結晶13から半導体単結晶15へ付加される歪み量が増大するため、半導体単結晶15中における歪み量を増大することができる。また、半導体混晶単結晶13の厚さt3が減少すれば、半導体混晶単結晶13から半導体単結晶15へ付加される歪み量が減少するため、半導体単結晶15中における歪み量を減少させることができる。
【0023】
なお、半導体混晶単結晶13は、半導体単結晶11とアモルファス半導体12との固相相互拡散の結果として得られるものであるため、前述したように半導体単結晶11の厚さt1とアモルファス半導体12の厚さt2との制御することによって、半導体混晶単結晶13の厚さt3を調節することができるようになる。
【0024】
上述した作製方法は、例えば歪みシリコン単結晶を作製する場合などに好適に用いることができる。この場合、例えば半導体単結晶11はシリコンから構成し、アモルファス半導体12はゲルマニウムから構成することができる。この結果、半導体混晶単結晶13はシリコンゲルマニウムの混晶から構成されることになる。そして、このシリコンゲルマニウム混晶上に、半導体単結晶15として、エピタキシャル成長によりシリコン単結晶を作製すれば、このシリコン単結晶には前記シリコンゲルマニウム混晶から歪みが付加され、結果として歪みシリコン単結晶が得られるようになる。
【0025】
この場合においては、半導体単結晶11及び15はシリコンから構成されるために、格子定数aと格子定数dとは等しくなる。
【0026】
このようにして作製された歪みシリコン単結晶などは、高い電子移動度と正孔移動度とを有し、寄生容量を低減することができるため、CMOSのチャネル層として好適に使用することができる。また、このような歪みシリコン単結晶を含むCMOSを同一基板上に集積させて金属酸化物半導体集積回路(CMOS回路)を作製することもできるようになる。
【0027】
図5は、上述したようにして作製した歪み半導体単結晶を含む多層構造の一例を示す構成図である。これは、歪み半導体単結晶を用いてCMOSを作製する場合を想定している。図5においては、半導体混晶単結晶13が、所定の半導体基板16上に形成された絶縁体17上に形成され、前述したように半導体混晶単結晶13上に歪み半導体単結晶15が形成されている。
【0028】
このような多層構造は、無歪みの半導体単結晶11を半導体基板16上に形成された絶縁体17上に準備し、図1~図4に示す工程を施すことによって得ることができる。無歪み半導体単結晶11は公知の作製法を用いて準備することができる。
【0029】
【実施例】
シリコン酸化層を内包するSOI(Si on Insulator)基板の表面Si層に溶液処理を施し、厚さ50nmの無歪みシリコン単結晶とした。次いで、前記無歪みシリコン単結晶上にアモルファスゲルマニウムを厚さ50nmに形成した。次いで、前記アモルファスゲルマニウム上に保護膜としてのシリコン酸化膜を厚さ350nmに形成した。次いで、このようにして得た積層構造を赤外線急速加熱炉中に設置し、600℃/分の昇温速度で1000℃(シリコンゲルマニウム混晶の固相線より60℃低い温度)まで加熱し、1分間保持して加熱処理を実施し、シリコンゲルマニウム混晶を得た。
【0030】
図6は、このようにして得たシリコンゲルマニウム混晶の組成分布を示すSEM写真である。図6から明らかなように、上記シリコンゲルマニウム混晶は均一な組成分布を有していることが判明した。
【0031】
次いで、前記シリコンゲルマニウム混晶上にMBE法を用いたエピタキシャル成長によりシリコン単結晶を作製した。前記シリコン単結晶の歪み量をX線解析によるピークシフトから定量したところ、1%程度の歪みが発生していることが判明した。
【0032】
以上、具体例を示しながら発明の実施の形態に則して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範囲において、あらゆる変形や変更が可能である。
【0033】
【発明の効果】
以上説明したように、本発明によれば、歪み半導体単結晶を簡易かつ低コストで作製する方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の作製方法における最初の工程を示す工程図である。
【図2】 図1に示す工程の次の工程を示す図である。
【図3】 図2に示す工程の次の工程を示す図である。
【図4】 図3に示す工程の次の工程を示す図である。
【図5】 本発明の作製方法によって得た歪み半導体単結晶を含む半導体多層構造の一例を示す図である。
【図6】 本発明の作製方法において得たシリコンゲルマニウム混晶の、顕微ラマン分光法により得た組成分布像である。
【符号の説明】
11 無歪み半導体単結晶
12 アモルファス半導体
13 半導体混晶単結晶
14 保護膜
15 歪み半導体単結晶
16 半導体基板
17 絶縁体
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5