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Multiprocessor system and multiprocessor system synchronization method

外国特許コード F110002411
整理番号 167-CN
掲載日 2011年2月3日
出願国 中華人民共和国
出願番号 200980103004
公報番号 101925881
公報番号 101925881
出願日 平成21年1月23日(2009.1.23)
公報発行日 平成22年12月22日(2010.12.22)
公報発行日 平成25年6月5日(2013.6.5)
優先権データ
  • 特願2008-015028 (2008.1.25) JP
発明の名称 (英語) Multiprocessor system and multiprocessor system synchronization method
発明の概要(英語)

Each of processor CPU (#0 to #7) includes a barrier write register BARW and a barrier read register BARR. A dedicated wiring block WBLK3 is used to connect the respective BARW to the respective BARR. For example, 1-bit BARW of CPU #0 is connected via the WBLK3 to the first bit of the respective 8-bit BARR contained in the CPU (#0 to #7) while 1-bit BARW of the CPU #1 is connected via the WBLK3 to the second bit of the respective 8-bit BARR contained in the CPU (#0 to #7). For example, the CPU #0 writes information into the BARW of itself so as to report a synchronization waiting state to the other CPU (#1 to #7) and reads the BAR of itself so as to recognize whether the other CPU (#1 to #7) are in the synchronization waiting state. This eliminates the need of a special dedicated command for the barrier synchronization process and increases the processing speed.

  • 出願人(英語)
  • UNIV WASEDA
  • 発明者(英語)
  • KASAHARA HIRONORI,
  • KIMURA KEIJI,
  • ITO MASAYUKI,
  • KAMEI TATSUYA,
  • HATTORI TOSHIHIRO
国際特許分類(IPC)
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