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ASYNCHRONOUS MEMORY ELEMENT FOR SCANNING, SEMICONDUCTOR INTEGRATED CIRCUIT PROVIDED WITH SAME, DESIGN METHOD THEREOF, AND TEST PATTERN GENERATION METHOD

外国特許コード F120006867
整理番号 S2010-0874-C0
掲載日 2012年9月20日
出願国 世界知的所有権機関(WIPO)
国際出願番号 2011JP003405
国際公開番号 WO 2011/158500
国際出願日 平成23年6月15日(2011.6.15)
国際公開日 平成23年12月22日(2011.12.22)
優先権データ
  • 特願2010-138609 (2010.6.17) JP
発明の名称 (英語) ASYNCHRONOUS MEMORY ELEMENT FOR SCANNING, SEMICONDUCTOR INTEGRATED CIRCUIT PROVIDED WITH SAME, DESIGN METHOD THEREOF, AND TEST PATTERN GENERATION METHOD
発明の概要(英語)

The disclosed asynchronous memory element for scanning is provided with an n-input asynchronous memory element (12), and a scan control logic circuit (14) that generates the n-input for the asynchronous memory element (12) from an n-bit signal input and scan input. The scan control logic circuit (14) outputs, as the n-input for each asynchronous memory element (12), a signal input when the control signal applied is a first bit pattern, a scan input when the signal is a second bit pattern, and a bit pattern where the asynchronous memory element (12) retains a previous value at all other times.

  • 出願人(英語)
  • ※2012年7月以前掲載分については米国以外のすべての指定国
  • NATIONAL UNIVERSITY CORPORATION NARA INSTITUTE OFSCIENCE AND TECHNOLOGY,
  • OHTAKE, SATOSHI,
  • IWATA, HIROSHI,
  • INOUE, MICHIKO
  • 発明者(英語)
  • OHTAKE, SATOSHI,
  • IWATA, HIROSHI,
  • INOUE, MICHIKO
国際特許分類(IPC)
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