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明細書 :フレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第5425683号 (P5425683)
公開番号 特開2010-239135 (P2010-239135A)
登録日 平成25年12月6日(2013.12.6)
発行日 平成26年2月26日(2014.2.26)
公開日 平成22年10月21日(2010.10.21)
発明の名称または考案の名称 フレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタ
国際特許分類 H01F  17/04        (2006.01)
H01F  27/28        (2006.01)
H03H   7/09        (2006.01)
FI H01F 17/04 A
H01F 27/28 M
H03H 7/09 A
請求項の数または発明の数 4
全頁数 14
出願番号 特願2010-073647 (P2010-073647)
出願日 平成22年3月26日(2010.3.26)
優先権出願番号 200910097051.X
優先日 平成21年3月30日(2009.3.30)
優先権主張国 中華人民共和国(CN)
審査請求日 平成24年9月3日(2012.9.3)
特許権者または実用新案権者 【識別番号】505072650
【氏名又は名称】浙江大学
【識別番号】000005234
【氏名又は名称】富士電機株式会社
発明者または考案者 【氏名】徐▲徳▼鴻
【氏名】温志偉
【氏名】伍暁峰
【氏名】大熊 康浩
【氏名】三野 和明
個別代理人の代理人 【識別番号】100074099、【弁理士】、【氏名又は名称】大菅 義之
審査官 【審査官】高橋 克
参考文献・文献 特開平02-132806(JP,A)
特開平02-091905(JP,A)
実開平05-041121(JP,U)
中国特許出願公開第101226820(CN,A)
中国特許出願公開第101206947(CN,A)
特開2009-059995(JP,A)
特開2007-311755(JP,A)
特開2002-057046(JP,A)
特開2009-117807(JP,A)
Xiaofeng Wu, Zhiwei Wen, Dehong Xu, Yasuhiro Okuma, Kazuaki Mino,"An integrating structure of EMI filter based on interleaved flexible multi-layer (FML) foils",Proceedings of Applied Power Electronics Conference and Exposition, 2009,2009年 2月19日,pp.491-497
調査した分野 H01F 17/04
H01F 27/28
H03H 7/09
特許請求の範囲 【請求項1】
フレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、
EEコアまたはEIコアによって二つの側部柱状体とエアギャップが形成された一つの中央柱状体を含む閉磁気回路を構成し、
第1の巻線と第2の巻線は同じ巻き付け方向でそれぞれ二つの側部柱状体に巻きつけられており、
中央柱状体には第3の巻線と第4の巻線の二つの巻線が巻きつけられていると共に、該第3の巻線と第4の巻線の巻き付け方向は互いに逆であることを特徴とするフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタ。
【請求項2】
請求項1に記載のフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、
前記第1の巻線の末端における二つの端子がそれぞれ第2の巻線の始端における二つの端子に接続され、第2の巻線の末端における二つの端子がそれぞれ第3の巻線と第4の巻線の始端における各々一つの端子に接続されていることを特徴とするフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタ。
【請求項3】
請求項1に記載のフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、
前記第1の巻線および第2の巻線は共に2N(Nは正の整数である)枚以上の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材を巻きつけてなり、かつ奇数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させ、偶数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって四つの接続端子を形成することを特徴とするフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタ。
【請求項4】
請求項1に記載のフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、
前記第3の巻線および第4の巻線は共に2M(Mは正の整数である)枚以上の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材を巻きつけてなり、かつ偶数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって二つの外部接続端子を形成し、奇数層の銅箔については、その一端を短絡接続・接地させることを特徴とするフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は電子機器に関わり、とりわけフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタに関わる。
【背景技術】
【0002】
現在、電気電子機器はモジュール化、小型化、高出力密度化が更に進む傾向にあり、電気電子機器における各々の素子のサイズを極力小型化することが求められているとともに、深刻な電磁干渉(EMI,electromagnetic interference)に対処するため、EMIフィルタに対してより一層の高性能化が求められている。
【0003】
従来のディスクリート部品を用いたEMIフィルタでは、ディスクリート部品の点数が膨大で、空間の有効利用がなされておらず、サイズが大きいなどの問題点が存在しているほか、フィルタの性能が分布定数の影響を受けやすい。
【0004】
また、例えば非特許文献1に開示の従来技術が知られている。
【先行技術文献】
【0005】

【非特許文献1】「An integrating structure of EMI filter based on interleaved flexible multi-layer (FML) foils」、Xiaofeng Wu等 ;Proceedings of the 23rd IEEE Applied Power Electronics Conference, Washington, DC,USA, Feb.15-19, pp.491-497(2009)
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、上記従来技術の課題を解決できるフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタを提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明において下記の技術的手段を用いた。
フレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、EEコアまたはEIコアによって二つの側部柱状体とエアギャップが形成された一つの中央柱状体を含む閉磁気回路を構成しており、第1の巻線と第2の巻線がそれぞれ二つの側部柱状体に巻きつけられており、両者の巻き付け方向が同じである。中央柱状体には第3の巻線と第4の巻線の二つの巻線が巻きつけられていると共に、該第3の巻線と第4の巻線の巻き付け方向は互いに逆である。
【0008】
上記第1の巻線の末端における二つの端子がそれぞれ第2の巻線の始端における二つの端子に接続され、第2の巻線の末端における二つの端子がそれぞれ第3の巻線と第4の巻線の始端における各々一つの端子に接続されている。
【0010】
さらに、前記第1の巻線と第2の巻線は共に2N(Nは正の整数である)枚以上の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材を巻きつけてなり、かつ奇数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させ、また偶数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって、四つの接続端子を形成する。
【0011】
前記第3の巻線と第4の巻線は共に2M(Mは正の整数である)枚の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材を巻きつけてなり、かつ偶数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって二つの外部接続端子を形成し、全ての奇数層の銅箔については、その一端を短絡接続・接地させるが、他端は処理しない。
【発明の効果】
【0013】
本発明の有益な効果は、EMIフィルタにおける全ての受動素子を一つのコアに集積化することによってフィルタのディファレンシャルモードでの挿入損失を大幅に向上するとともに、EMIフィルタの小形化と分布定数によるフィルタの性能への影響を低減したことである。
【図面の簡単な説明】
【0014】
【図1】本発明に係わる実施例1の構成を示す概略図である。
【図2】図1に示す四つの巻線におけるフレキシブル多層帯材の構成と接続を示す概略図であって、(a)は第1の巻線を示し、(b)は第2の巻線を示し、(c)は第3の巻線と第4の巻線を示す。
【図3】実施例1における分布モデル構造と集積モデル構造を示す概略図であって、(a)は分布モデルを示し、(b)は集積モデルを示す。
【図4】本発明に係わる実施例2の構成を示す概略図である。
【図5】図4に示す第5の巻線におけるフレキシブル多層帯材の構成と接続を示す概略図である。
【図6】実施例2における分布モデル構造と集積モデル構造を示す概略図であって、(a)は分布モデルを示し、(b)は集積モデルを示す。
【発明を実施するための形態】
【0015】
以下、本発明の目的および効果をより明確にするために、図面と実施例を参照しつつ本発明をより詳細に説明する。
本発明のフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、EEコアまたはEIコアによって二つの側部柱状体と一つの中央柱状体を含む閉磁気回路を構成し、中央柱状体にエアギャップが形成されている。フレキシブル多層帯材を巻きつけてなる巻線は、それぞれコアの二つの側部柱状体および中央柱状体に配置されている。

【0016】
二つの側部柱状体上における各巻線は、構造が同じであるとともに、巻き付け方向も同じであり、かつ共に2N枚以上の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材を巻きつけてなる。フレキシブル多層帯材は、銅箔/フィルム材/銅箔/フィルム材‥‥フィルム材/銅箔/絶縁テープを順次積層し接着することによって作製される。

【0017】
側部柱状体における各巻線では、そのフレキシブル多層帯材は2N(Nは正の整数である)枚以上の銅箔を含み、かつ奇数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させ、偶数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって、巻線毎に四つの接続端子を形成する。

【0018】
中央柱状体に二つの巻線が形成されまたは一つの巻線のみが形成されている。中央柱状体に二つの巻線が巻きつけられた場合に、二つの巻線は構造が同じあるが巻き付け方向が逆であり、かつ共に2M枚以上の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材を巻きつけてなる。フレキシブル多層帯材は、銅箔/フィルム材/銅箔/フィルム材‥‥フィルム材/銅箔/絶縁テープを順次積層し接着することによって作製される。

【0019】
中央柱状体における二つの巻線では、そのフレキシブル多層帯材は2M(Mは正の整数である)枚以上の銅箔を含み、かつ各々の巻線において偶数層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって二つの外部接続端子を形成し、奇数層の銅箔については、その一端を短絡接続・接地させるが、他端は処理しない。

【0020】
側部柱状体上の巻線のうち一方の巻線の始端における二つの端子を外部回路と接続させるとともに、末端における二つの端子を側部柱状体上の他方の巻線の始端における二つの端子と接続させる。さらに、当該他方の巻線の末端における二つの端子をそれぞれ中央柱状体上の二つの巻線の始端における各々一つの端子と接続させ、中央柱状体上の二つの巻線の末端における各々一つの端子を外部回路と接続させる。

【0021】
なお、上述した奇数層の銅箔または偶数層の銅箔は、それぞれすべての奇数層の銅箔またはすべての偶数層の銅箔に限定されるものではない。
中央柱状体に一つの巻線のみが巻きつけられた場合に、当該巻線は3K枚以上の銅箔を含む千鳥状並列配置型のフレキシブル多層帯材によって構成される。フレキシブル多層帯材は、銅箔/フィルム材/銅箔/フィルム材‥‥フィルム材/銅箔/絶縁テープを順次積層し接着することによって作製される。

【0022】
中央柱状体に形成される一つの巻線では、そのフレキシブル多層帯材は3K(Kは正の整数、nは0または正の整数であり、n≦K)枚以上の銅箔を含み、かつ第3n層の銅箔における始端を短絡接続させるとともに末端を短絡接続させ、第(3n+1)層の銅箔における始端を短絡接続させるとともに末端を短絡接続させることによって四つの外部接続端子を形成し、第(3n+2)層の銅箔については、その一端を短絡接続・接地させるが、他端は処理しない。

【0023】
側部柱状体上の巻線のうち一方の巻線の始端における二つの端子を外部回路と接続させるとともに、末端における二つの端子を側部柱状体上の他方の巻線の始端における二つの端子と接続させる。さらに、当該他方の巻線の末端における二つの端子をそれぞれ中央柱状体の巻線の始端にある二つの端子と接続させ、中央柱状体の巻線における他の二つの端子を外部回路と接続させる。

【0024】
なお、上述した第3n層の銅箔、第(3n+2)層の銅箔または第(3n+1)層の銅箔は、それぞれすべての第3n層の銅箔、すべての第(3n+2)層の銅箔またはすべての第(3n+1)層の銅箔に限定されるものではない。

【0025】
本発明に係わるディファレンシャルモードのキャパシタとコモンモードのインダクタは、側部柱状体における巻線に集積されている。この巻線では、全ての隣接する銅箔が、これらの間に設けられた絶縁媒体層(本例ではフィルム材)を介して電界結合を形成して、EMIフィルタにおけるディファレンシャルモードのキャパシタ(図3や図6等に示すキャパシタCx)を構成する。

【0026】
コモンモードの回路では、中央柱状体上の巻線で発生する磁束は省略してもよく、中央柱状体に流れる磁束が発生しない。一方、側部柱状体における巻線で発生する磁束は互いに増強するとともに互いに結合する。磁気回路における磁気抵抗が少ないため、極めて大きなコモンモードのインダクタンスが形成される。

【0027】
本発明におけるコモンモードのキャパシタおよびディファレンシャルモードのインダクタは、中央柱状体における巻線に集積されている。この巻線では、同じターンにおける全ての隣接する銅箔が、これらの間に設けられた絶縁媒体層(本例ではフィルム材)を介して電界結合を形成して、EMIフィルタにおけるコモンモードのキャパシタ(図3や図6等に示すキャパシタCy)を構成する。

【0028】
ディファレンシャルモードの回路では、側部柱状体上の巻線で発生する磁束は省略してもよいが、中央柱状体における巻線で発生する磁束は互いに増強する。その回路の抵抗が少ないため、極めて大きなディファレンシャルモードのインダクタンスが形成される。中央柱状体におけるエアギャップの長さと巻線のターン数を調整することによって極めて広い範囲でディファレンシャルモードのインダクタンスの値を調整することが可能である。

【0029】
本発明によれば、EMIフィルタにおける全ての受動素子を一つのコアに集積化することによってコンパクトな構成を実現するとともにスペースの利用率を向上させ、EMIフィルタのサイズを効果的に低減することができる。
【実施例1】
【0030】
以下、実施例1について図1~図3を参照して説明する。
図1に、実施例1によるEMIフィルタの構成例を示す。
図1に示すように、実施例1のフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタでは、EEコアまたはEIコア(6,7)によって閉磁気回路を構成しており、中央柱状体にはエアギャップが形成されている。
【実施例1】
【0031】
側部柱状体上の二つの巻線(第1の巻線1、第2の巻線2)は、それぞれ、2N層(Nは正の整数;本例では図2(a)、(b)に示すように4層(N=2)の銅箔層)のフレキシブル多層帯材を巻きつけてなり、両者は巻き付け方向およびターン数が同じである。
【実施例1】
【0032】
一方、中央柱状体上の二つの巻線(第3の巻線3、第4の巻線4)は、それぞれ、2M層(Mは正の整数;本例では図2(c)に示すように4層(M=2)の銅箔層)のフレキシブル多層帯材を巻きつけてなり、両者は巻き付け方向が逆であるがターン数は同じである。
【実施例1】
【0033】
尚、既に述べたように、フレキシブル多層帯材は、銅箔/フィルム材/銅箔/フィルム材‥‥フィルム材/銅箔/絶縁テープを順次積層し接着することによって作製されるものである。
【実施例1】
【0034】
例えば図2(a)に示す第1の巻線1に係るフレキシブル多層帯材の例の場合、銅箔31/フィルム材/銅箔32/フィルム材/銅箔33/フィルム材/銅箔34/絶縁テープ49が順次積層されて成る。
【実施例1】
【0035】
同様に、図2(b)に示す第2の巻線2に係るフレキシブル多層帯材の例の場合、銅箔35/フィルム材/銅箔36/フィルム材/銅箔37/フィルム材/銅箔38/絶縁テープ50が順次積層されて成る。
【実施例1】
【0036】
図2(c)に示す第3の巻線3に係るフレキシブル多層帯材の例の場合、銅箔43/フィルム材/銅箔44/フィルム材/銅箔45/フィルム材/銅箔46/絶縁テープ48が順次積層されて成る。
【実施例1】
【0037】
図2(c)に示す第4の巻線4に係るフレキシブル多層帯材の例の場合、銅箔42/フィルム材/銅箔41/フィルム材/銅箔40/フィルム材/銅箔39/絶縁テープ47が順次積層されて成る。
【実施例1】
【0038】
尚、ここでは、上記各銅箔は、その符号の偶数/奇数を以って、上述した奇数層の銅箔、偶数層の銅箔に分類するものとする。よって、例えば銅箔33,35,39,43等は上述した奇数層の銅箔に相当し、銅箔34,36,40,44等は上述した偶数層の銅箔に相当することになる。
【実施例1】
【0039】
また尚、図2等において、各フィルム材には特に符号を付していないが、各銅箔間に挟まれた部分(白で示す部分)がフィルム材である。
また、尚、本説明では、図2(a)~(c)に示す各銅箔の図上左端を上記始端、図上右端を上記末端とするものとする。
【実施例1】
【0040】
図1と図2に示すように、第1の巻線1において、銅箔31,33は始端が短絡接続されて端子11を形成し、末端が短絡接続されて端子13を形成する。銅箔32,34は始端が短絡接続されて端子12を形成し、末端が短絡接続されて端子14を形成する。
【実施例1】
【0041】
第2の巻線2において、銅箔35,37は始端が短絡接続されて端子15を形成し、末端が短絡接続されて端子17を形成する。銅箔36,38は始端が短絡接続されて端子16を形成し、末端が短絡接続されて端子18を形成する。
【実施例1】
【0042】
第3の巻線3において、銅箔44,46は始端が短絡接続されて端子20を形成し、末端が短絡接続されて端子22を形成する。銅箔43,45は末端が短絡接続されて端子24を形成する。
【実施例1】
【0043】
第4の巻線4において、銅箔40,42は始端が短絡接続されて端子19を形成し、末端が短絡接続されて端子21を形成する。銅箔39,41は末端が短絡接続されて端子23を形成する。
【実施例1】
【0044】
端子13が端子15に接続され、端子14が端子16に接続される。端子17が端子19に接続され、端子18が端子20に接続される。中央柱状体に巻く第3、第4の巻線3,4における他の二つの端子23と端子24が接地される。例えば、端子11と端子12が電源線LとNとに接続され、端子21と端子22が電気電子機器に接続される。
【実施例1】
【0045】
接続後の完全集積化構造1の分布モデルと集積モデルはそれぞれ図3(a)と図3(b)に示す。尚、これら図3には、上記各端子の番号も示してあり、上述した端子間接続関係が明確に図示されている。
【実施例1】
【0046】
図3(a)、(b)から明らかなように、側部柱状体に巻く第1の巻線1、第2の巻線2によって、それぞれ、ディファレンシャルモードのキャパシタCxとコモンモードのインダクタLCMが形成される。中央柱状体に巻く第3の巻線3及び第4の巻線4によって、コモンモードのキャパシタCyおよびディファレンシャルモードのインダクタLDMが形成される。
【実施例1】
【0047】
このように、実施例1のEMIフィルタでは、EMIフィルタにおける全ての受動素子を一つのコアに集積化することによってコンパクトな構成を実現するとともにスペースの利用率を向上させ、EMIフィルタのサイズを効果的に低減することができる。
【実施例2】
【0048】
以下、実施例2について図4~図6を参照して説明する。
図4に、実施例2によるEMIフィルタの構成例を示す。
尚、図4に示す第1の巻線1、第2の巻線2は、図1に示すものと略同様であってよく、同一符号を付してあり、その説明は簡略化する。
【実施例2】
【0049】
図4に示すように、実施例2のフレキシブル多層帯材に基づく完全集積化電磁干渉(EMI)フィルタにおいて、EEコアまたはEIコア(6,7)によって閉磁気回路を構成しており、中央柱状体にはエアギャップが形成されている。側部柱状体上の二つの巻線(第1の巻線1、第2の巻線2)は、本例では4層のフレキシブル多層帯材を巻きつけてなり、両者は巻き付け方向およびターン数が同じである。
【実施例2】
【0050】
一方、中央柱状体上の1つの巻線(第5の巻線5)は、3K層(K;正の整数)の銅箔層より成るフレキシブル多層帯材を中央柱状体に巻きつけたものであり、本例では図5に示すような6層(K=2)のフレキシブル多層帯材を巻きつけてなる。第5の巻線5の巻き付け方向は、第1の巻線1や第2の巻線2と同じである。
【実施例2】
【0051】
図2、図4および図5に示すように、第1の巻線1において、銅箔31,33は、始端が短絡接続されて端子11を形成し、末端が短絡接続されて端子13を形成する。銅箔32,34は、始端が短絡接続されて端子12を形成し、末端が短絡接続されて端子14を形成する。第2の巻線2において、銅箔35,37は、始端が短絡接続されて端子15を形成し、末端が短絡接続されて端子17を形成する。銅箔36,38は、始端が短絡接続されて端子16を形成し、末端が短絡接続されて端子18を形成する。
【実施例2】
【0052】
第5の巻線5に係るフレキシブル多層帯材の例の場合(上記の通り、本例では6層)、図5に示すように、銅箔51/フィルム材/銅箔52/フィルム材/銅箔53/フィルム材/銅箔54/フィルム材/銅箔55/フィルム材/銅箔56/絶縁テープ57が順次積層されて成る。
【実施例2】
【0053】
そして、図5に示すように、第5の巻線5において、銅箔53,56は、始端が短絡接続されて端子26を形成し、末端が短絡接続されて端子28を形成する。銅箔51,54は、始端が短絡接続されて端子25を形成し、末端が短絡接続されて端子27を形成する。銅箔52,55は、末端が短絡接続されて端子29を形成する。
【実施例2】
【0054】
そして、端子13が端子15に接続され、端子14が端子16に接続される。端子17が端子25に接続され、端子18が端子26に接続される。端子29が接地される。端子11と端子12が電源線LとNとに接続され、端子27と端子28が電気電子機器に接続される。接続後の完全集積化構造2の分布モデルと集積モデルはそれぞれ図6(a)と図6(b)に示す。
【実施例2】
【0055】
図6(b)に示すように、集積モデルとしては上記実施例1の図3(b)に示すものと略同様であり、よって、ここでは特に説明しない。
このように、実施例2のEMIフィルタでは、EMIフィルタにおける全ての受動素子を一つのコアに集積化することによってコンパクトな構成を実現するとともにスペースの利用率を向上させ、EMIフィルタのサイズを効果的に低減することができる。
【実施例2】
【0056】
さらに、従来の構成(非特許文献1)では漏れインダクタンスでディファレンシャルモードのインダクタを構成していたが、本発明では巻線3や巻線4または巻線5に電流が流れることによって生じる磁束でディファレンシャルモードのインダクタを構成することができるので、より大きなインダクタンスを得ることができる。よって、ディファレンシャルモードでの挿入損失を大幅に向上させることができる。
【実施例2】
【0057】
また、巻線1や巻線2では隣接する銅箔だけでなく、全ての銅箔間にキャパシタが生成され、分布定数回路を構成する。しかし、本発明では巻線3や巻線4、または巻線5によって大きなディファレンシャルモードのインダクタンスを得ることができるので、巻線1や巻線2の各銅箔間に生じた分布定数(キャパシタンス)を通過するノイズをより効果的に抑制でき、低ノイズ化が図れる。
【実施例2】
【0058】
上記各実施例は、本発明を説明するためのものであり、本発明はこれらの実施例によって限定されない。本発明の主旨および特許請求の範囲における保護範囲内において、本発明に対する如何なる修正および変更も本発明の保護範囲に含まれる。
【符号の説明】
【0059】
1 第1の巻線
2 第2の巻線
3 第3の巻線
4 第4の巻線
5 第5の巻線
6,7 EEコアまたはEIコア
11,12,13,14 (第1の巻線1の)端子
15,16,17,18 (第2の巻線2の)端子
19,21,23 (第4の巻線4の)端子
20,22,24 (第3の巻線3の)端子
25,26,27,28,29 (第5の巻線5の)端子
31,32,33,34 (第1の巻線1の)銅箔
35,36,37,38 (第2の巻線2の)銅箔
39,40,41,42 (第4の巻線4の)銅箔
43,44,45,46 (第3の巻線3の)銅箔
47,48,49,50,57 絶縁テープ
51,52,53,54,55,56 (第5の巻線5の)銅箔
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5