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明細書 :サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路及びプロセスばらつきを防止するC型インバータ

発行国 日本国特許庁(JP)
公表番号 特表2011-528170 (P2011-528170A)
公報種別 特許公報(B2)
公表日 平成23年11月10日(2011.11.10)
特許番号 特許第5275462号 (P5275462)
登録日 平成25年5月24日(2013.5.24)
発行日 平成25年8月28日(2013.8.28)
発明の名称または考案の名称 サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路及びプロセスばらつきを防止するC型インバータ
国際特許分類 H01L  21/8234      (2006.01)
H01L  27/088       (2006.01)
H01L  21/822       (2006.01)
H01L  27/04        (2006.01)
H03F   1/30        (2006.01)
H03F   3/347       (2006.01)
FI H01L 27/08 102J
H01L 27/04 G
H03F 1/30 Z
H03F 3/347
請求項の数または発明の数 2
全頁数 12
出願番号 特願2011-517743 (P2011-517743)
出願日 平成21年9月4日(2009.9.4)
国際出願番号 PCT/CN2009/073744
国際公開番号 WO2010/111857
国際公開日 平成22年10月7日(2010.10.7)
優先権出願番号 200910301327.1
優先日 平成21年4月3日(2009.4.3)
優先権主張国 中華人民共和国(CN)
審査請求日 平成23年1月14日(2011.1.14)
特許権者または実用新案権者 【識別番号】505072650
【氏名又は名称】浙江大学
発明者または考案者 【氏名】▲羅▼ 豪
【氏名】▲韓▼ 雁
個別代理人の代理人 【識別番号】100069981、【弁理士】、【氏名又は名称】吉田 精孝
【識別番号】100087860、【弁理士】、【氏名又は名称】長内 行雄
審査官 【審査官】宇多川 勉
参考文献・文献 特開平11-039867(JP,A)
特開2001-203568(JP,A)
特開2006-319557(JP,A)
特開昭60-253254(JP,A)
特開2005-136322(JP,A)
特開2009-064860(JP,A)
調査した分野 H01L 21/8234
H01L 21/822
H01L 27/04
H01L 27/088
H03F 1/30
H03F 3/347
特許請求の範囲 【請求項1】
サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路であって、
前記プロセスばらつき防止方法の作用対象としての、ボディ端が個別に引き出された目標MOSデバイスと、
前記目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための、前記目標MOSデバイスと類型が同じでレイアウトが合って且つ動作状態が同じであり、さらにそのボディ端がそのソース端に結合された誘導MOSデバイスと、
前記誘導MOSデバイスから出力された誘導電流を誘導電圧に変換するとともに、この誘導電圧を前記目標MOSデバイスのボディ端にフィードバックして、前記目標MOSデバイスのボディ電位変調を実現するための電流-電圧変換回路とを備え、
該当ボディ電位変調回路がPMOSボディ電位変調回路とNMOSボディ電位変調回路との二種類に分けられているボディ電位変調回路において、
前記PMOSボディ電位変調回路は、サブスレッショルド状態でのPMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、前記PMOSボディ電位変調回路の目標MOSデバイスである第1のPMOSデバイス(M1)と、PMOSボディ電位変調回路の誘導MOSデバイスである第2のPMOSデバイス(M2)と、PMOSボディ電位変調回路における電流-電圧変換回路の機能を実現する第1の抵抗(R1)とを備え、
前記第2のPMOSデバイス(M2)のゲート端は第1のバイアス電圧VGPに結合され、ゲート-ソース電圧(VGP-VDDH)は前記第2のPMOSデバイス(M2)を前記第1のPMOSデバイス(M1)と同じ動作状態で作動させるように設定され、
前記第2のPMOSデバイス(M2)のソース端はそのボディ端に接続され、そのドレイン端は前記第1の抵抗(R1)の一端と前記第1のPMOSデバイス(M1)のボディ端とにそれぞれ接続され、第1の抵抗(R1)の他端は同相電圧と接続され
前記NMOSボディ電位変調回路は、サブスレッショルド状態でのNMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、前記NMOSボディ電位変調回路の目標MOSデバイスである第1のNMOSデバイス(M3)と、NMOSボディ電位変調回路の誘導MOSデバイスである第2のNMOSデバイス(M4)と、NMOSボディ電位変調回路における電流-電圧変換回路の機能を実現する第2の抵抗(R2)とを備え、
前記第2のNMOSデバイス(M4)のゲート端は第2のバイアス電圧VGNに結合され、ゲート-ソース電圧(VGN-VGNDL)は前記第2のNMOSデバイス(M4)を前記第1のNMOSデバイス(M3)と同じ動作状態で作動させるように設定され、
前記第2のNMOSデバイス(M4)のソース端はそのボディ端に接続され、そのドレイン端は前記第2の抵抗(R2)の一端と前記第1のNMOSデバイス(M3)のボディ端とにそれぞれ接続され、第2の抵抗(R2)の他端は同相電圧と接続される
ことを特徴とするサブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路。
【請求項2】
演算増幅機能を実現するためのC型インバータ(51)を備え、当該C型インバータはプロセスばらつきを防止するものであPMOS入力デバイス及びNMOS入力デバイスを備え、前記PMOS入力デバイス及びNMOS入力デバイスのボディ端は個別に引き出されていて、ボディ電位は調節可能であり、前記PMOS入力デバイスのゲート端は前記NMOS入力デバイスのゲート端に結合され、前記PMOS入力デバイスのドレイン端は前記NMOS入力デバイスのドレイン端に結合され、
請求項に記載のPMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)をさらに備え、
前記C型インバータ(51)における前記PMOS入力デバイス及びNMOS入力デバイスは、それぞれ、前記PMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)とにおける、目標MOSデバイスとしての第1のPMOSデバイス(M1)と第1のNMOSデバイス(M3)である
ことを特徴とするプロセスばらつきを防止するC型インバータ。
発明の詳細な説明 【技術分野】
【0001】
本発明はサブスレッショルド集積回路におけるプロセスばらつき防止方法及びその方法を実現する回路に関するものであり、集積回路技術分野に属する。
【背景技術】
【0002】
携帯機器の低消費電力の差し迫った要求と、大型のシステムの省エネルギー化の需要とを満足するために、低電圧、低消費電力は将来のCMOS集積回路(IC)の主な発展方向になる。ところが、MOSデバイスの漏れ電流の影響を考慮すると、その閾値電圧は電源電圧に比例して下がる可能性がない。従って、低電圧、低消費電力のアナログ集積回路の設計は大きな挑戦であり、その中で、オペアンプの設計は低圧アナログ回路にとって一番困難である。サブスレッショルド技術は動作電圧の低減化の課題を解決するための有効な手段である。サブスレッショルド回路において、一部分のMOSデバイスは、サブスレッショルド状態で動作しているので、低電圧の動作環境によく適用されている。この理由から、サブスレッショルド技術はアナログ集積回路の分野で広く用いられてきた。
【0003】
近年では、従来のオペアンプの代わりに、インバータを利用して、低電圧、高性能のスイッチトキャパシタ回路を実現する研究が衆人の注目を集め、その中に、インバータがC型インバータと似ている動作方式を利用し、その入力デバイスが通常にサブスレッショルド状態で動作しているので、システムの消費電力が最大限に低減されている。このようなインバータは、C型インバータ(Class-C Inverter)と呼ばれている。今、C型インバータに基づきスイッチトキャパシタ積分器とΣ-Δ変調器などが開示されたことがある(例えば、非特許文献1参照)。
【0004】
しかし、MOSデバイスがサブスレッショルド状態で動作する場合には、通常のオン状態で動作する場合と比べて、そのトランスコンダクタンスと出力電流などの指標は、異なるプロセス・コーナーによって、より大きい影響を受けている。従って、プロセスばらつきは、サブスレッショルド集積回路の性能を低下させ、ひいてはその機能を失わせる可能性があって、C型インバータを含むサブスレッショルド集積回路の性能の安定性と、一致性と、良品率とを大幅に低下させ、最終的にはその実用性に影響を及ぼす恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする技術課題は、従来技術におけるサブスレッショルド状態でのMOSデバイスがプロセスばらつきによって大きい影響を受けることにより、サブスレッショルド集積回路の性能が低下し、ひいてはその機能がなくなるという欠点を克服するように、サブスレッショルド集積回路におけるプロセスばらつき防止方法を提供することである。
【0006】
本発明が解決しようとする他の技術課題は、上記プロセスばらつき防止方法を実現するためのボディ電位変調回路を提供することである。
【0007】
本発明が解決しようとする別の技術課題は、従来技術によるC型インバータの、プロセスばらつきを防止する能力が弱い、安定性と実用性が悪いという欠点を克服するように、上記ボディ電位変調回路をC型インバータに用いる方法、及びその運用効果のデータを提供し、プロセスばらつきを防止するC型インバータを実現することである。
【課題を解決するための手段】
【0008】
本発明のプロセスばらつき防止方法は、
目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導MOSデバイスにより誘導し、ドレイン-ソース誘導電流の形式で出力するステップと、
電流-電圧変換回路により誘導MOSデバイスから出力された誘導電流信号を電圧信号に変換し、誘導電流の変化特徴を該当電圧信号にリアルタイムで反映するステップと、
電流-電圧変換回路から出力された電圧信号を目標MOSデバイスのボディ端にフィードバックし、誘導フィードバックループを形成することにより、ボディ電位変調をして、プロセスばらつきによる目標デバイスの性能パラメータへの影響を低減するステップとを備えて構成されている。
【0009】
本発明のボディ電位変調回路は、
前記プロセスばらつき防止方法を実現するための回路であって、
前記プロセスばらつき防止方法の作用対象としての目標MOSデバイスと、
目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための誘導MOSデバイスと、
誘導MOSデバイスから出力された誘導電流を誘導電圧に変換するとともに、その誘導電圧を目標MOSデバイスのボディ端にフィードバックして、目標MOSデバイスのボディ電位変調を実現するための電流-電圧変換回路とを備え、
PMOSボディ電位変調回路とNMOSボディ電位変調回路との二種類に分けられている。
【0010】
PMOSボディ電位変調回路は、サブスレッショルド状態でのPMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、PMOSボディ電位変調回路の目標MOSデバイスである第1のPMOSデバイスM1と、PMOSボディ電位変調回路の誘導MOSデバイスである第2のPMOSデバイスM2と、PMOSボディ電位変調回路における電流-電圧変換回路の機能を実現する第1の抵抗R1とを備え、
第2のPMOSデバイスM2のソース端はそのボディ端に接続され、そのドレイン端は第1の抵抗R1の一端と第1のPMOSデバイスM1のボディ端とにそれぞれ接続され、第1の抵抗R1の他端は同相電圧と接続される。
【0011】
NMOSボディ電位変調回路は、サブスレッショルド状態でのNMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、NMOSボディ電位変調回路の目標MOSデバイスである第1のNMOSデバイスM3と、NMOSボディ電位変調回路の誘導MOSデバイスである第2のNMOSデバイスM4と、NMOSボディ電位変調回路における電流-電圧変換回路である第2の抵抗R2とを備え、
第2のNMOSデバイスM4のソース端はそのボディ端に接続され、そのドレイン端は第2の抵抗R2の一端と第1のNMOSデバイスM3のボディ端とにそれぞれ接続され、第2の抵抗R2の他端は同相電圧と接続される。
【0012】
本発明のボディ電位変調回路をC型インバータに用いることにより、プロセスばらつきを防止するC型インバータを実現でき、該当C型インバータにおいては、演算増幅機能を実現するための従来技術のC型インバータの上に、本願のプロセスばらつきを防止するためのPMOSボディ電位変調回路とNMOSボディ電位変調回路が追加され、従来技術のC型インバータ(51)におけるPMOS、NMOS入力デバイスは、それぞれ、前記PMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)とにおける、目標MOSデバイスとしての第1のPMOSデバイス(M1)と第1のNMOSデバイス(M3)である。
【発明の効果】
【0013】
本発明は下記の利点と積極的な効果がある。本発明に記載のプロセスばらつき防止方法は、誘導フィードバックループのボディ電位変調により、目標MOSデバイスの電気パラメータをリアルタイムで変調することができ、サブスレッショルド状態で目標MOSデバイスのプロセスばらつきに対しての感度を低減することができる。本発明に記載のボディ電位変調回路は、少ない回路素子によって誘導フィードバックループの全体を実現し、このボディ電位変調回路を導入することにより、回路の複雑性と消費電力が明らかに増すことなく、C型インバータを含むサブスレッショルド集積回路の性能の安定性、一致性及び良品率を効果的に向上させることができるため、高い実用性がある。
【0014】
本発明の特徴と性能については、以下の実施例及び図面により詳しく説明する。
【図面の簡単な説明】
【0015】
【図1】本発明のプロセスばらつき防止方法を実施するフローチャートである。
【図2】本発明のPMOSボディ電位変調回路の回路構成図である。
【図3】本発明のNMOSボディ電位変調回路の回路構成図である。
【図4】従来技術のC型インバータの回路構成図である。
【図5】本発明のプロセスばらつきを防止するC型インバータの回路構成図である。
【発明を実施するための形態】
【0016】
本発明に提案されたサブスレッショルド集積回路におけるプロセスばらつき防止方法を実施する場合には、目標MOSデバイスと、誘導MOSデバイスと、電流-電圧変換回路などが使われている。その中に、
目標MOSデバイスは、プロセスばらつき防止方法の作用対象である。目標MOSデバイスのボディ端を個別に引き出す必要がある。現在、よく使用されているトリプルウェルプロセスにおいては、PMOSデバイスとNMOSデバイスが全てボディ端の個別引き出しを実現することができる。

【0017】
誘導MOSデバイスは、目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するものである。誘導MOSデバイスと目標MOSデバイスは、類型が同じで、レイアウトが合って、且つ動作状態が同じである。従って、誘導MOSデバイスと目標MOSデバイスは、プロセスばらつきの程度がいつでもほとんど同じ、即ち、両方のトランスコンダクタンスと出力電流の変化動向が同じである。言い換えると、誘導MOSデバイスは目標MOSデバイスの異なるプロセス・コーナーでのトランスコンダクタンスと出力電流などのパラメータ変化を誘導することができる。

【0018】
電流-電圧変換回路は、誘導電流(誘導MOSデバイスの出力電流)を誘導電圧に変換するとともに、その誘導電圧を目標MOSデバイスのボディ端にフィードバックして、目標MOSデバイスのボディ電位変調を実現するためのものである。

【0019】
本発明のプロセスばらつき防止方法のキーポイントはボディ電位変調であって、MOSデバイスの閾値電圧とボディ電位との間には、下記のような関係がある。

【0020】
【数1】
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ただし、νSBはMOSデバイスのソース-ボディ電圧、VT0はνSB=0の時の閾値電圧、γはバイアス係数、φFはFermiポテンシャルである。上記数式から、ボディ電位変調(νSBを調整すること)によって、MOSデバイスの閾値電圧を変えることができ、MOSデバイスのトランスコンダクタンスと出力電流を間接的に変えることができる。

【0021】
本発明のプロセスばらつき防止方法を実施するフローチャートは、図1に示すように、目標MOSデバイス11と、誘導MOSデバイス12と、電流-電圧変換回路13などとを備えている。目標MOSデバイス11のプロセスばらつきなどによるパラメータの変動が、誘導MOSデバイス12上にリアルタイムで誘導され、誘導MOSデバイス12の誘導出力電流が電流-電圧変換回路13を介して目標MOSデバイス11のボディ端にフィードバックされることにより、誘導フィードバックループを実現し、ボディ電位変調により、目標MOSデバイス11のプロセスばらつきに対しての感度を効果的に低減している。

【0022】
PMOSデバイスを例として、本発明のプロセスばらつき防止方法において、誘導フィードバックループがどうやってプロセスばらつきによる目標MOSデバイスへの悪影響を低減するかについて説明する。

【0023】
仮に初期時点では、プロセスばらつきにより、目標PMOSデバイス11のトランスコンダクタンスと出力電流IOUT1が低減されれば、それにつれて、誘導MOSデバイス12は、目標PMOSデバイス11の異なるプロセス・コーナーでのパラメータ変化を誘導できるので、その誘導出力電流IOUT2が低減される。誘導出力電流IOUT2を電圧信号VBに変換するとともに、VBの変化動向がIOUT2と一致するように電流-電圧変換回路13を設計することにより、VBがIOUT2の低減に連れて低減されている。電圧信号VBは、最終的に目標PMOSデバイス11のボディ端に届くとともに、ボディ電位変調によって目標PMOSデバイス11の閾値電圧の絶対値を低減させ、トランスコンダクタンスと出力電流を増大させて、誘導フィードバックループ全体は負帰還を形成しており、プロセスばらつきによるPMOSデバイス11への影響が効果的に低減されている。

【0024】
負帰還を形成する過程はNMOSデバイスについても同様である。

【0025】
本発明のプロセスばらつき防止方法については、下記の点について説明する必要がある。

【0026】
(1)目標MOSデバイスと誘導MOSデバイスのボディ端の接続方法について説明する。目標MOSデバイスのボディ端を個別に引き出し、ボディ電位を調節可能とする必要がある。また、誘導MOSデバイスはプロセスばらつきによる影響を実際どおりに反映する必要があるので、そのボディ端は、誘導NMOSデバイスのボディ端がローレベルに接続され、誘導PMOSデバイスのボディ端がハイレベルに接続されるように、通常の接続方法で接続されている。

【0027】
(2)誘導MOSデバイスは目標MOSデバイスの各パラメータの変化動向のみを誘導する必要があるので、誘導MOSデバイスのサイズは目標MOSデバイスと完全に一致する必要がない。実際にチップの面積と、消費電力とマッチング精度とのバランスを考慮すると、両方のチャネルの長さを一致させ、チャネルの幅を適宜な比率(例えば、1/8から1/20までの間)とすることが好ましい。

【0028】
(3)MOSデバイスは、サブスレッショルド状態における場合、プロセスばらつきに対して極めて敏感であるので、本発明のプロセスばらつき防止方法は、通常、サブスレッショルド集積回路において用いられている。

【0029】
図2と図3はそれぞれ、本発明のPMOSボディ電位変調回路とNMOSボディ電位変調回路を示している。

【0030】
PMOSボディ電位変調回路は、サブスレッショルド状態でのPMOSデバイスのプロセスばらつきを防止することを実現するためのものである。それは目標PMOSデバイスM1と、誘導PMOSデバイスM2と、抵抗R1からなる。仮に目標PMOSデバイスM1がサブスレッショルド状態となり、そのゲート端、ドレイン端、ソース端の電位がそれぞれ自己の位置する回路によって供給されれば、誘導PMOSデバイスM2を同様にサブスレッショルド状態で動作させるようにそのゲート-ソース電圧(VGP-VDDH)を設定することにより、M2はM1の異なるプロセス・コーナーでのトランスコンダクタンスと出力電流などのパラメータの変化動向を誘導することができる。抵抗R1が誘導電流信号(M2の出力電流)を電圧信号VBPに変換してM1のボディ端にフィードバックすることにより、誘導フィードバックループを形成し、ボディ電位変調を行っている。M2のソース端の電位VDDHは、M1のボディ電位変調範囲(VBPの値の範囲)の上限を決定しており、実際の運用に応じて設定されることができるが、同相電圧VCMは、M1のボディ電位変調範囲の下限を決定している。本発明に記載のプロセスばらつき防止方法によれば、M1のトランスコンダクタンスと出力電流が、電圧信号VBPのM1のボディ端での変調作用(即ち、M1のソース-ボディ電圧を調節すること)によって、異なるプロセス・コーナーで一致されている。

【0031】
NMOSボディ電位変調回路は、サブスレッショルド状態でのNMOSデバイスのプロセスばらつきを防止することを実現するためのものである。それは、目標NMOSデバイスM3と、誘導NMOSデバイスM4と、抵抗R2とからなる。抵抗R2が誘導電流信号を電圧信号VBNに変換してM3のボディ端にフィードバックすることにより、ボディ電位変調を行っている。類似的には、誘導NMOSデバイスM4の動作状態が目標NMOSデバイスM3と同じである(両方ともサブスレッショルド状態で動作している)。M4のソース端の電位GNDLは、M3のボディ電位変調範囲(VBNの値の範囲)の下限を決定するが、同相電圧VCMは、M3のボディ電位変調範囲の上限を決定する。M3のトランスコンダクタンスと出力電流が、電圧信号VBNのM3のボディ端での変調作用によって、異なるプロセス・コーナーで一致されている。

【0032】
本発明のPMOSボディ電位変調回路の動作原理については、下記のように具体的に説明する。

【0033】
プロセス・コーナーがtt(typical-typical)である場合は、M2の誘導出力電流をIOUT2 ttとして、M1のボディ端電位VBP(即ちVCM+IOUT2 ttR1)≒VDD(仮にボディ電位変調回路が導入されない場合に、M1のボディ端電位は電源電圧VDDである)とするように、IOUT2 tt(M2のサイズ、ソース端電位VDDH等に関連する)及びR1などのパラメータを調節して、回路が代表的な(tt)動作状態になる。

【0034】
プロセス・コーナーがss(slow-slow)である場合は、M1の閾値電圧の絶対値が大きくなるため、M1がサブスレッショルド状態で動作する時のトランスコンダクタンスが小さくなって、帯域幅が狭くなって、この時、出力電流が最小値になる。誘導PMOSデバイスM2はM1の電流の変化動向を誘導することができるので、M2の誘導出力電流も最小値IOUT2 ssになる。よって、M1のボディ端電位VBP(即ちVCM+IOUT2 ssR1)<VDDであって、この電圧信号をM1のボディ端にフィードバックすることにより、M1の閾値電圧の絶対値はボディ電位変調によって僅かに低減され、M1がサブスレッショルド状態で動作する時に、トランスコンダクタンスと出力電流が増大して、M1のパラベータに対しての負帰還が実現されている。

【0035】
プロセス・コーナーがff(fast-fast)である場合は、M1の閾値電圧の絶対値が小さくなるため、M1のトランスコンダクタンスが大きくなって、この時、M2の出力電流が最大値IOUT2 ffになる。この時、VBP(即ちVCM+IOUT2 ffR1)>VDDであって、それをM1のボディ端にフィードバックすることにより、M1の閾値電圧の絶対値が増大され、そのトランスコンダクタンスと出力電流が低減されている。注意する必要があるのは、M2のソース端電位VDDHによりVBPが決定されているので、VDDH>VDDの時だけ、M1のffプロセス・コーナーでのボディ電位変調が有効である。

【0036】
上記のように、M2の誘導出力電流IOUT2及びR1などのパラメータを調節することにより、PMOSボディ電位変調回路に異なるプロセス・コーナーでも適宜なVBPを生成させ、目標PMOSデバイスM1がサブスレッショルド状態で動作する時に、トランスコンダクタンスと出力電流を比較的に一致させることができる。

【0037】
本発明のボディ電位変調回路は少ない回路素子を用いて誘導フィードバックループ全体を実現するとともに、回路中の誘導MOSデバイスM2とM4はサブスレッショルド状態で動作され、消費電力が非常に低い。従って、ボディ電位変調回路を導入するのは、回路の複雑性と消費電力を明らかに増加することなく、プロセスばらつきのMOSデバイスへの悪影響を低減することができる。

【0038】
本発明のボディ電位変調回路については、実際の運用において、下記の点を注意する必要がある。

【0039】
(1)抵抗R1、R2については、許容差が小さい抵抗を選択して用いすべきである。

【0040】
(2)PMOSボディ電位変調回路においては、VBPの電位は、漏れ電流がM1デバイスのソース-ボディ接合の過度な順バイアスによって明らかに増大することを回避するために、低すぎないほうが良いが、同様に、PMOSボディ電位変調回路においては、VBNの電位は、M3デバイスのボディ-ソース接合の過度な順バイアスを回避するために、高すぎないほうが良い。

【0041】
(3)PMOSボディ電位変調回路においては、M2のソース端電位VDDHは、一般的に、目標PMOSデバイスM1の電源電圧VDD以上であるが、同様に、NMOSボディ電位変調回路においては、M4のソース端電位GNDLは、目標NMOSデバイスM3のグランド電位GND以下である。VDDHをVDDよりも大きくして、且つ/またはGNDLをGNDよりも小さくすると、規定外のバイアスレベルを追加する必要があるが、この時、調節の範囲が増大し、調節の効果が明らかになっている。規定外のバイアスレベルを増加させなければ(VDDH=VDDとして、且つ/またはGNDL=GNDとする)、調節の効果に相応の影響を及ぼす。具体的には、実施例2における表1と表2のデータが参照できる。

【0042】
(4)過剰なバイアスレベルを提供することを回避するために、PMOSボディ電位変調回路においては、M2のゲート端電位VGPとして電源電圧VDD(VDDH>VDD時)或いは同相電圧VCM(VDDH=VDD時)を選択して用いることができるが、NMOSボディ電位変調回路においては、M4のゲート端電位VGNとして電源電圧GND(GNDL>GND時)或いはVCM(GNDL=GND時)を選択して用いることができる。

【0043】
以下、さらに本発明の運用実例におけるC型インバータについて述べる。

【0044】
C型インバータ技術は新たな低電圧アナログ回路を設計する技術であって、従来のオペアンプの代わりに、C型インバータを用いることにより、多くの低電圧、低消費電力のスイッチトキャパシタ回路を実現することができる。従来技術のC型インバータの回路構成図は図4に示すようになっている。C型インバータの給電電圧VDDはインバータの二つの入力デバイスの閾値電圧の和より僅かに低いため、仮にC型インバータの二つの入力デバイスの閾値電圧がほとんど同じであれば、同相電圧VCM=VDD/2を入力することにより、二つの入力デバイスM1とM3が両方ともサブスレッショルド状態におけるようにすることができ、その時、C型インバータが、極めて低い消費電力と高いゲインを備えているが、プロセスばらつきに対して極めて敏感である。

【0045】
本発明のプロセスばらつきを防止するC型インバータの回路構成図は図5を示すようになっていて、それは、従来技術のC型インバータ51のもとに、本発明のPMOSボディ電位変調回路52とNMOSボディ電位変調回路53が追加され、従来技術のC型インバータ51におけるPMOS入力デバイスとNMOS入力デバイスは、それぞれ、ボディ電位変調回路の目標PMOSデバイスM1と目標NMOSデバイスM3である。

【0046】
従来技術のC型インバータ51は、演算増幅機能を実現するためのものである。それは、PMOS入力デバイスM1と、NMOS入力デバイスM3とからなる。インバータ入力デバイスM1、M3のボディ端は個別に引き出されていて、ボディ電位は調節可能である。

【0047】
本発明のPMOSボディ電位変調回路52とNMOSボディ電位変調回路53は、M1とM3の異なるプロセス・コーナーでのトランスコンダクタンスと出力電流が比較的に一致するように、それぞれ、M1とM3のプロセスばらつきを防止するするためのものである。C型インバータにおいては、入力デバイスM1、M3のトランスコンダクタンスと出力電流は、インバータ全体のゲイン、帯域幅、及び静的電力損失等の定常性評価指標に直接に関係するので、ボディ電位変調回路52、53を導入することにより、C型インバータの各定常性評価指標の、プロセスばらつきに対しての敏感度を効果的に低減することができる。

【0048】
サブスレッショルド状態における異なるプロセス・コーナーでの、従来技術のC型インバータと本発明におけるプロセスばらつきを防止するC型インバータのゲイン、帯域幅、及び静的電力損失等の性能偏差の情況については、表1を参照する。その中には、電源電圧VDDが1.2Vであり、GNDが0Vであり、M1の幅と長さの比率が180μm/0.35μmであり、M3の幅と長さの比率が60μm/0.35μmであり、M2とM4の幅がそれぞれM1とM3の幅の1/12であり、インバータの負荷容量が全て5pFである。

【0049】
【表1】
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表1から分かるのは、規定外のプラスレベルとマイナスレベルを導入し、即ち、VDDH=1.8V、GNDL=-0.6Vとする場合は、本発明におけるプロセスばらつきを防止するC型インバータは、サブスレッショルド状態における異なるプロセス・コーナーでのゲイン、帯域幅、及び静的電力損失の最大偏差がそれぞれ27.8%、52.3%、及び8%であり、本発明が受けたプロセスばらつきからの影響が、従来技術のC型インバータの28%、435.8%、及び577.4%と比べて、大幅に低減されるので、十分なゲインと帯域幅も確保できるし、無駄な静的電力損失も回避できて、明らかな効果があるが、ボディ電位変調回路においては規定外のプラスレベルだけ導入し、マイナスレベルを導入しない(現在の集積回路の設計においては、このような現象がよく生じている)、即ち、VDDH=1.8V、GNDL=0Vとする場合は、プロセスばらつきを防止するC型インバータの最大偏差がそれぞれ29.1%、169.3%、及び81.9%であるが、ボディ電位変調回路においては規定外のプラスレベルも導入しないし、マイナスレベルも導入しない、即ち、VDDH=1.2V、GNDL=0Vとする場合は、プロセスばらつきを防止するC型インバータの最大偏差がそれぞれ25.5%、287.%、及び425.7%であって、従来技術のC型インバータよりも良い。特にユニティーゲイン帯域幅の指標については、本発明の技術を用いない従来技術のC型インバータは、ユニティーゲイン帯域幅がssプロセス・コーナーで5MHz程度しかなく、高周波では正常に動作することができないが、本発明の技術を用いるC型インバータは、どんな場合でもこういう厳重な問題が発生しない。

【0050】
C型インバータの異なるプロセス・コーナーでの性能最大偏差の簡易なまとめ表は、表2に示すようになっている。

【0051】
【表2】
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本発明の記述は特定の実施例と結びつけて行われているが、この分野の当業者は、本発明はここに記載した実施例に限らず、本発明の精神や範囲から逸脱することなく、色々な修正や変化を行うことができることを理解すべきである。
【産業上の利用可能性】
【0052】
本発明に記載のプロセスばらつき防止方法は、誘導フィードバックループのボディ電位変調により、目標MOSデバイスのトランスコンダクタンスと出力電流などのパラメータに対してリアルタイムで変調することを実現し、MOSデバイスのサブスレッショルド状態でのプロセスばらつきに対しての感度を低減している。本発明に記載のボディ電位変調回路は、少ない回路素子によって誘導フィードバックループの全体を実現し、このボディ電位変調回路を導入することにより、回路の複雑性と消費電力が明らかに増すことなく、C型インバータを含むサブスレッショルド集積回路の性能の安定性、一致性及び良品率を効果的に向上させることができるため、高い実用性がある。
【先行技術文献】
【0053】

【非特許文献1】"Low Voltage, Low Power, Inverter-Based Switched-Capacitor Delta-Sigma Modulator", IEEE Journal of Solid-State Circuit, Vol. 44, No.2, pp.458-472, 2009.
図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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