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サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路及びプロセスばらつきを防止するC型インバータ

国内特許コード P150011650
掲載日 2015年3月30日
出願番号 特願2011-517743
公表番号 特表2011-528170
登録番号 特許第5275462号
出願日 平成21年9月4日(2009.9.4)
公表日 平成23年11月10日(2011.11.10)
登録日 平成25年5月24日(2013.5.24)
国際出願番号 CN2009073744
国際公開番号 WO2010111857
国際出願日 平成21年9月4日(2009.9.4)
国際公開日 平成22年10月7日(2010.10.7)
優先権データ
  • 200910301327.1 (2009.4.3) CN
発明者
  • ▲羅▼ 豪
  • ▲韓▼ 雁
出願人
  • 浙江大学
発明の名称 サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路及びプロセスばらつきを防止するC型インバータ
発明の概要 サブスレッショルド集積回路におけるプロセスばらつき防止方法とボディ電位変調回路が掲載されている。前記ボディ電位変調回路は、目標MOSデバイス(11)と、誘導MOSデバイス(12)と、電流-電圧変換回路(13)とを備えている。前記電流-電圧変換回路は、誘導MOSデバイスから出力された誘導電流を誘導電圧に変換するとともに、その誘導電圧を目標MOSデバイスのボディ端にフィードバックして、目標MOSデバイスのボディ電位を変調するためのものである。
従来技術、競合技術の概要



携帯機器の低消費電力の差し迫った要求と、大型のシステムの省エネルギー化の需要とを満足するために、低電圧、低消費電力は将来のCMOS集積回路(IC)の主な発展方向になる。ところが、MOSデバイスの漏れ電流の影響を考慮すると、その閾値電圧は電源電圧に比例して下がる可能性がない。従って、低電圧、低消費電力のアナログ集積回路の設計は大きな挑戦であり、その中で、オペアンプの設計は低圧アナログ回路にとって一番困難である。サブスレッショルド技術は動作電圧の低減化の課題を解決するための有効な手段である。サブスレッショルド回路において、一部分のMOSデバイスは、サブスレッショルド状態で動作しているので、低電圧の動作環境によく適用されている。この理由から、サブスレッショルド技術はアナログ集積回路の分野で広く用いられてきた。





近年では、従来のオペアンプの代わりに、インバータを利用して、低電圧、高性能のスイッチトキャパシタ回路を実現する研究が衆人の注目を集め、その中に、インバータがC型インバータと似ている動作方式を利用し、その入力デバイスが通常にサブスレッショルド状態で動作しているので、システムの消費電力が最大限に低減されている。このようなインバータは、C型インバータ(Class-C Inverter)と呼ばれている。今、C型インバータに基づきスイッチトキャパシタ積分器とΣ-Δ変調器などが開示されたことがある(例えば、非特許文献1参照)。





しかし、MOSデバイスがサブスレッショルド状態で動作する場合には、通常のオン状態で動作する場合と比べて、そのトランスコンダクタンスと出力電流などの指標は、異なるプロセス・コーナーによって、より大きい影響を受けている。従って、プロセスばらつきは、サブスレッショルド集積回路の性能を低下させ、ひいてはその機能を失わせる可能性があって、C型インバータを含むサブスレッショルド集積回路の性能の安定性と、一致性と、良品率とを大幅に低下させ、最終的にはその実用性に影響を及ぼす恐れがある。

産業上の利用分野



本発明はサブスレッショルド集積回路におけるプロセスばらつき防止方法及びその方法を実現する回路に関するものであり、集積回路技術分野に属する。

特許請求の範囲 【請求項1】
サブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路であって、
前記プロセスばらつき防止方法の作用対象としての、ボディ端が個別に引き出された目標MOSデバイスと、
前記目標MOSデバイスの異なるプロセス・コーナーでのパラメータの変化動向を誘導するための、前記目標MOSデバイスと類型が同じでレイアウトが合って且つ動作状態が同じであり、さらにそのボディ端がそのソース端に結合された誘導MOSデバイスと、
前記誘導MOSデバイスから出力された誘導電流を誘導電圧に変換するとともに、この誘導電圧を前記目標MOSデバイスのボディ端にフィードバックして、前記目標MOSデバイスのボディ電位変調を実現するための電流-電圧変換回路とを備え、
該当ボディ電位変調回路がPMOSボディ電位変調回路とNMOSボディ電位変調回路との二種類に分けられているボディ電位変調回路において、
前記PMOSボディ電位変調回路は、サブスレッショルド状態でのPMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、前記PMOSボディ電位変調回路の目標MOSデバイスである第1のPMOSデバイス(M1)と、PMOSボディ電位変調回路の誘導MOSデバイスである第2のPMOSデバイス(M2)と、PMOSボディ電位変調回路における電流-電圧変換回路の機能を実現する第1の抵抗(R1)とを備え、
前記第2のPMOSデバイス(M2)のゲート端は第1のバイアス電圧VGPに結合され、ゲート-ソース電圧(VGP-VDDH)は前記第2のPMOSデバイス(M2)を前記第1のPMOSデバイス(M1)と同じ動作状態で作動させるように設定され、
前記第2のPMOSデバイス(M2)のソース端はそのボディ端に接続され、そのドレイン端は前記第1の抵抗(R1)の一端と前記第1のPMOSデバイス(M1)のボディ端とにそれぞれ接続され、第1の抵抗(R1)の他端は同相電圧と接続され
前記NMOSボディ電位変調回路は、サブスレッショルド状態でのNMOSデバイスのプロセスばらつきを防止することを実現するためのものであって、前記NMOSボディ電位変調回路の目標MOSデバイスである第1のNMOSデバイス(M3)と、NMOSボディ電位変調回路の誘導MOSデバイスである第2のNMOSデバイス(M4)と、NMOSボディ電位変調回路における電流-電圧変換回路の機能を実現する第2の抵抗(R2)とを備え、
前記第2のNMOSデバイス(M4)のゲート端は第2のバイアス電圧VGNに結合され、ゲート-ソース電圧(VGN-VGNDL)は前記第2のNMOSデバイス(M4)を前記第1のNMOSデバイス(M3)と同じ動作状態で作動させるように設定され、
前記第2のNMOSデバイス(M4)のソース端はそのボディ端に接続され、そのドレイン端は前記第2の抵抗(R2)の一端と前記第1のNMOSデバイス(M3)のボディ端とにそれぞれ接続され、第2の抵抗(R2)の他端は同相電圧と接続される
ことを特徴とするサブスレッショルド集積回路におけるプロセスばらつき防止方法を実現するボディ電位変調回路。

【請求項2】
演算増幅機能を実現するためのC型インバータ(51)を備え、当該C型インバータはプロセスばらつきを防止するものであPMOS入力デバイス及びNMOS入力デバイスを備え、前記PMOS入力デバイス及びNMOS入力デバイスのボディ端は個別に引き出されていて、ボディ電位は調節可能であり、前記PMOS入力デバイスのゲート端は前記NMOS入力デバイスのゲート端に結合され、前記PMOS入力デバイスのドレイン端は前記NMOS入力デバイスのドレイン端に結合され、
請求項に記載のPMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)をさらに備え、
前記C型インバータ(51)における前記PMOS入力デバイス及びNMOS入力デバイスは、それぞれ、前記PMOSボディ電位変調回路(52)とNMOSボディ電位変調回路(53)とにおける、目標MOSデバイスとしての第1のPMOSデバイス(M1)と第1のNMOSデバイス(M3)である
ことを特徴とするプロセスばらつきを防止するC型インバータ。
国際特許分類(IPC)
Fターム
画像

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JP2011517743thum.jpg
出願権利状態 登録
分野
  • 電気
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