Top > Search of Japanese Patents > (In Japanese)記憶回路

(In Japanese)記憶回路 NEW_EN

Patent code P170014563
File No. (AF15P011)
Posted date Sep 6, 2017
Application number P2016-542556
Date of filing Aug 6, 2015
International application number JP2015072392
International publication number WO2016024527
Date of international filing Aug 6, 2015
Date of international publication Feb 18, 2016
Priority data
  • P2014-164526 (Aug 12, 2014) JP
Inventor
  • (In Japanese)菅原 聡
  • (In Japanese)周藤 悠介
  • (In Japanese)山本 修一郎
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
  • (In Japanese)公益財団法人神奈川科学技術アカデミー
Title (In Japanese)記憶回路 NEW_EN
Abstract (In Japanese)各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割された各々が1または複数の行を含む複数のバンクを形成するように配列された複数のセルと、前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第1バンクのセルの電源に供給される電圧を第1電圧とし、前記複数のバンクのうち前記第1バンク以外のセルの電源に供給される電圧を前記第1電圧より低く前記双安定回路のデータが維持される第2電圧とする制御部と、を具備することを特徴とする記憶回路。
Outline of related art and contending technology (In Japanese)


近年、情報処理機器による消費電力量は急激に増大している。今後、CMOS(Complementary Metal Oxide Semiconductor)ロジックシステムを中心とする情報処理機器の省エネルギー化はこれまで以上に重要になってくると予想される。最近のパーソナルコンピュータ(PC)、サーバのマイクロプロセッサ、およびスマートフォン等の携帯機器、のシステムオンチップ(SoC)などのCMOSロジックシステムでは、トランジスタの微細化および高密度集積化にともない、リーク電流によって待機時に消費する待機(スタティックまたはスタンバイ)電力が著しく大きくなる。このように、待機時の電力の増大が重大な問題となっている。例えば、最近のマイクロプロセッサの待機電力はCMOSの動作(演算)時に消費するダイナミックパワーと同じレベルに達している。すなわち、このようなマイクロプロセッサは演算を行わなくても待機時に演算と同レベルの電力を消費してしまう。したがって、待機電力の削減がCMOSロジックシステムにおける重要課題になっている。



パワーゲーティング(PG)はロジック回路をパワードメインと呼ばれるブロックに分割して、パワードメイン毎に電源遮断によるパワーマネジメント(電力制限)を行うことで、待機電力を削減する方法である。パワーマネジメントには、パワースイッチまたはスリープトランジスタと呼ばれるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)スイッチを用いる。なお、以下では、パワースイッチとスリープトランジスタとを含め、パワースイッチと呼ぶ。PGは現在ではマイクロプロセッサやSoCなどのCMOSロジックシステムにおける必須の電力削減アーキテクチャの1つになっている。PGにおける省電力(省エネルギー)効果は、パワードメインの空間的な粒度(パワードメインの大きさ)とPGを行う時間的な粒度(PGをかける時間的頻度)が重要な因子となる。パワードメイン内にある記憶回路内の情報の保持がPGの空間的および時間的粒度に制約を与えている。これは、パワードメイン内にあるレジスタやキャッシュメモリなどの記憶回路に記憶されている重要な情報が、電源遮断によって失われてしまうためである。



不揮発性パワーゲーティング(NV(non-volatile)PG)は以上に述べた従来のPGにおける問題を解消し、CMOS回路のみでは実現できない最適な空間的および時間的粒度のPGを実現する。これにより、高効率にエネルギーを削減し、大幅に待機時消費電力を削減できる技術である。NVPGを実現するためには、マイクロプロセッサやSoC内で使用されるキャッシュメモリやレジスタ、レジスタファイルのような記憶回路を不揮発化する。これらの記憶回路はSRAM(Static Random Access Memory)やフリップフロップ(FF)といった双安定回路で構成されている。強磁性トンネル接合(MTJ)などの不揮発メモリ素子を双安定回路に付加することで、不揮発性SRAM(NV-SRAM)や不揮発性FF(NV-FF)といった不揮発性双安定回路を構成することができる。



特許文献1には、双安定回路と不揮発性素子を有するセルを用いた記憶回路が記載されている。双安定回路のデータを不揮発性素子にストアし、不揮発性素子のデータを双安定回路にリストアする回路を不揮発性双安定回路という。特許文献2には、不揮発性双安定回路を有するセルにおいて、通常SRAM動作、スリープ動作、ストア動作および電源遮断(シャットダウン)を行なう記憶回路が記載されている。特許文献3には、双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、双安定回路のデータを不揮発性素子にストアしない制御を行なう記憶回路が記載されている。

Field of industrial application (In Japanese)


本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを有する複数のセルを備えた記憶回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割され各々が1または複数の行を含む複数のバンクを形成するように配列された複数のセルと、
前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第1バンクのセルの電源に供給される電圧を第1電圧とし、前記複数のバンクのうち前記第1バンク以外のセルの電源に供給される電圧を前記第1電圧より低く前記双安定回路のデータが維持される第2電圧とする制御部と、
を具備することを特徴とする記憶回路。

【請求項2】
 
前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧を前記第2電圧とすることを特徴とする請求項1記載の記憶回路。

【請求項3】
 
前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧をシャットダウンすることを特徴とする請求項1記載の記憶回路。

【請求項4】
 
前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
前記複数のセルは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチを各々備え、
前記複数のセルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項1から3のいずれか一項記載の記憶回路。

【請求項5】
 
前記複数のバンクは各々1つの行を含むことを特徴とする請求項1から4のいずれか一項記載の記憶回路。

【請求項6】
 
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数のセルと、
前記複数のセルの電源に供給される電圧を変更する1または複数のパワースイッチと、
1つのパワースイッチにより共通の電圧が供給される領域が複数のブロックに分割され、前記領域において前記複数のブロックごとに異なる期間にストア動作する制御部と、
を具備することを特徴とする記憶回路。

【請求項7】
 
前記複数のセルは、複数の行および複数の列に配列され、
前記領域は、1または複数の行を含み、
1つの行が前記複数のブロックに分割されていることを特徴とする請求項6記載の記憶回路。

【請求項8】
 
前記複数のセルは、各々データのストアを実行するスイッチを有し、
前記複数のブロックの各々のセル内の前記スイッチは共通のサブスイッチ線に接続され、
同じ行のサブスイッチ線は1つのスイッチ線に接続され、
前記複数のブロックのうち1つのブロックを選択し、選択されたブロックのサブスイッチ線に前記スイッチをオンする信号を出力する選択回路を具備することを特徴とする請求項7記載の記憶回路。

【請求項9】
 
前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
前記スイッチは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続され、
前記セルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項8記載の記憶回路。

【請求項10】
 
前記複数のブロックの各々は、同じ行内の連続したセルを含むことを特徴とする請求項7から9のいずれか一項記載の記憶回路。

【請求項11】
 
前記複数のブロックの各々は、同じ行内の周期的に配列されたセルを含むことを特徴とする請求項7から9のいずれか一項記載の記憶回路。

【請求項12】
 
前記複数のブロックの各々のセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
前記データが不一致のとき、対応するブロック内のセルのストア動作を行ない、前記データが一致のとき、前記対応するブロック内のセルのストア動作を行なわない選択回路と、
を具備することを特徴とする請求項6から11のいずれか一項記載の記憶回路。

【請求項13】
 
各々のセルが、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチと、を有し、各々共通のスイッチ線に接続された複数の行と各々共通の制御線に接続された複数の列とに配列された複数のセルと、
同じ制御線に対し共通に設けられ、対応する制御線の信号に基づき、前記対応する制御線に接続されたセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
前記データが不一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオンさせ、前記データが一致のとき、前記対応する制御線に接続されたスイッチをオフさせる選択回路と、
を具備することを特徴とする記憶回路。

【請求項14】
 
1つの行が各々複数のセルを含む複数のブロックに分割され、
前記選択回路は、対応するブロック内の複数のセルのデータの少なくとも一つが不一致のとき、前記対応するブロック内の前記スイッチをオンさせ、前記対応するブロック内の複数のセルのデータの全てが一致のとき、前記対応するブロック内の前記スイッチをオフさせることを特徴とする請求項13記載の記憶回路。

【請求項15】
 
前記判定回路は、同じブロック内の複数の制御線に共通に設けられていることを特徴とする請求項14記載の記憶回路。

【請求項16】
 
一対の前記不揮発性素子は、前記双安定回路の相補するノードにそれぞれ接続され、
一対の前記制御線は、前記一対の不揮発性素子にそれぞれ接続され、
前記判定回路は、前記双安定回路のデータと前記一対の制御線の信号と、に基づき、前記データが一致か不一致かを判定することを特徴とする請求項13から15のいずれか一項記載の記憶回路。

【請求項17】
 
電源線および接地線から電圧が供給され、データを記憶する双安定回路と、
一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、
前記双安定回路にデータを揮発的に書き込みおよび読み出しを行なう第1期間において、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記電源線の電圧より高くする制御部と、
を具備することを特徴とする記憶回路。

【請求項18】
 
前記制御部は、前記双安定回路のデータが維持され前記双安定回路の前記電源線の電圧と前記接地線の電圧との差が前記第1期間における前記電源線の電圧と前記接地線の電圧の差より小さくなる第2期間に、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記第1期間における前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記第1期間における前記電源線の電圧より高くすることを特徴とする請求項17記載の記憶回路。

【請求項19】
 
前記制御部は、
前記FETがnチャネルFETの場合、前記不揮発性素子にストアされたデータを前記双安定回路にリストアする期間における前記FETのゲートに印加される電圧を、前記双安定回路に記憶されたデータを不揮発的に不揮発性メモリにストアする期間における前記FETのゲートに印加される電圧より、低くし、
前記FETがpチャネルFETの場合、前記リストアする期間における前記FETのゲートに印加される電圧を、前記ストアする期間における前記FETのゲートに印加される電圧より、高くすることを特徴とする請求項17または18記載の記憶回路。
IPC(International Patent Classification)
F-term
Drawing

※Click image to enlarge.

JP2016542556thum.jpg
State of application right Published
Reference ( R and D project ) CREST Research of Innovative Material and Process for Creation of Next-generation Electronics Devices AREA
Please contact us by E-mail or facsimile if you have any interests on this patent.


PAGE TOP

close
close
close
close
close
close
close