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電圧制御発振器 実績あり

国内特許コード P05P002622
整理番号 Y2003-P527
掲載日 2005年12月26日
出願番号 特願2004-123980
公開番号 特開2005-311578
登録番号 特許第4172026号
出願日 平成16年4月20日(2004.4.20)
公開日 平成17年11月4日(2005.11.4)
登録日 平成20年8月22日(2008.8.22)
発明者
  • 井上 浩
  • 宮前 亨
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 電圧制御発振器 実績あり
発明の概要 【課題】 制御電圧に応じて発振周波数を広範囲に線形に変化させる。
【解決手段】 電圧制御発振器60は、リング発振回路64を備えている。リング発振回路64は、インバータ50とインバータ62a、62bとがループ状に縦続接続してある。第1段目のインバータ50は、インバータ本体52と可変抵抗部R0fとを有する。可変抵抗部R0fは、インバータ本体52の出力部となる部分に設けてあって、P型トランジスタp2とN型トランジスタn2とからなるCMOSによって形成され、制御電圧VCに応じて抵抗値が変化する。可変抵抗部R0fと第2段目のインバータ62aの入力端子との間と、第1段目のインバータ50の入力端子との間に、コンデンサCを有する第2帰還ループ70が形成してある。コンデンサCは、可変抵抗部R0fとともにCR微分回路を形成する。
【選択図】 図5
従来技術、競合技術の概要


図11は、従来のリング発振回路を示したものである。リング発振回路10は、反転素子であるインバータ12(12a~12n)の複数を縦続に接続し、最終段のインバータ12nの出力を初段(第1段目)のインバータ12aの入力側に帰還させている。ただし、インバータ12の数nは、2以上の奇数である。



このようなリング発振回路10は、例えば、第1段目のインバータ12aの入力が‘H’であるとすると、インバータ12aの出力(第2段目のインバータ12bの入力)が‘L’となり、第2段目のインバータ12b(図示せず)の出力(第3段目のインバータの入力)が‘H’となる。そして、リング発振回路10は、インバータ12が奇数個縦続接続してあるため、最終段のインバータ12nの出力が‘L’となる。最終段のインバータ12nの出力は、第1段目のインバータ12aの入力側に帰還され、インバータ12aに外部から入力するパルスの‘L’と位相が同期する。このため、リング発振回路10は、インバータ12が‘H’と‘L’とを交互に繰り返して出力し、発振が持続される。このリング発振回路10は、発振周波数f0が各インバータ12の遅延時間の和によって決定される。発振周波数f0は、インバータ12の総数をn、各インバータ12の遅延時間をDdelとすると、次の数式1によって求めることができる。
【数1】




各インバータ12が図12に示したように、P型トランジスタ14とN型トランジスタ16とを対称形に接続したCMOSによって構成してある場合、インバータ12の遅延時間Ddelは、図13(1)、(2)に示したように、インバータ12の出力の静電容量(浮遊容量+次段のインバータ12の入力容量)をCout、P型トランジスタ14を流れる充電電流をIchar、N型トランジスタ16を流れる放電電流をIdischとすると、
【数2】


と表すことができる。



ここで、I=Ichar=Idischであるとすると、遅延時間Ddelは、
【数3】


となる。そこで、数式3を数式1に代入すると、
【数4】


となる。



すなわち、リング発振回路10は、発振周波数f0がインバータ12を流れる電流Iに依存しており、電流Iを制御することによって、発振周波数f0を制御することができる。このため、リング発振回路を用いた従来の電圧制御発振器(Voltage Controlled Oscillator:VOC)は、一般に制御電圧VCを電流Iに変換して発振周波数f0を制御するようにしている。図14は、リング発振回路を用いた従来の電圧制御発振器(VCO)の一例を示したものである。



図14において、電圧制御発振器20は、2以上の奇数であるn個のインバータ12(12a~12n)を有している。そして、これらのインバータ12は、縦続接続されていて、最終段であるn段目のインバータ12nの出力側が、第1段目のインバータ12aの入力側に接続されてループを形成しており、インバータ12nの出力がインバータ12aの入力側に帰還されるリング発振回路を構成している。



各インバータ12は、同じに形成してあって、一対のP型トランジスタP1、P2、と一対のN型トランジスタN1、N2を有していて、これらが対称形に接続してある。すなわち、インバータ12は、P型トランジスタP1のソースが電源線Vddに接続してあって、P型トランジスタP1のドレインにP型トランジスタP2のソースが接続してある。そして、P型トランジスタP2のドレインには、N型トランジスタN1のドレインが接続してあり、N型トランジスタN1のソースにN型トランジスタN2のドレインが接続してある。N型トランジスタN2のソースは、GND線を介して接地してある。



各P型トランジスタP1のゲートは、電源線Vddとの間に設けた可変直流電源22のマイナス側に接続してあって、制御電圧VCが印加される。また、各N型トランジスタN2のゲートは、GND線との間に設けた可変直流電源24のプラス側に接続してあって、制御電圧VCが印加される。P型トランジスタP2とN型トランジスタN1とは、インバータ本体であるCMOSインバータ(反転素子)を構成していて、両者のゲートが相互に接続してある。また、両者の相互に接続したドレインが出力端子となっていて、次段のP型トランジスタP2とN型トランジスタN1とのゲートに接続してある。そして、最終段のP型トランジスタP2とN型トランジスタN1とのドレインが第1段目のP型トランジスタP2とN型トランジスタN1とのゲートに接続してある。なお、P型トランジスタP1のゲートに印加される制御電圧Vcは、N型トランジスタN2のゲートに印加される制御電圧Vcのアナログ反転電圧である。



このようになっている従来の電圧制御発振器20は、数式4に示したように、発振周波数f0がインバータ12を流れる電流Iに応じて変化する。そして、電圧制御発振器20は、所定の発振周波数f0を得る場合、各インバータ12の電流Iを制御しているため、理論上は発振周波数f0を充分広範囲に変化させることができる。しかし、実際は、電流Iを小さくしすぎると、各インバータ12が電源から浮いた状態となり、インバータとしての動作を行なわせることができなくなる。図15は、図14に示した電圧制御発振器20において、インバータ12が3段(n=3)の場合における制御電圧VCに対する発振周波数f0の特性のシミュレーション結果を示したものである。



図15の横軸はVを単位とした制御電圧VCを示し、縦軸はMHzを単位とした発振周波数f0を示している。図15に示されているように、上記の電圧制御発振器20は、制御電圧VCが2.8V以下になると電流Iが小さいため、P型トランジスタP1、N型トランジスタN2がまだ飽和領域であるにもかかわらず発振しなくなる。そこで、特許文献1には、制御電圧VCによって制御される各段のN型トランジスタN2のソース-ドレイン間と並列にN型トランジスタを接続し、この接続したN型トランジスタのゲート電圧をソース電圧より高くして、常時オンにすることにより、制御電圧VCが低い低周波数においても発振できるようにした電圧制御発振器が提案されている。
【特許文献1】
特開平5-191221号公報

産業上の利用分野


本発明は、印加する電圧に応じて発振周波数を変えることができる電圧制御発振器に係り、特にインバータなどの反転素子の奇数個をループ状に接続したリング発振回路を有する電圧制御発振器に関する。

特許請求の範囲 【請求項1】
奇数個の反転素子をループ状に縦続接続したリング発振器回路と、
前記リング発振回路を構成する第1段目の前記反転素子の出力側に設けられて、P型トランジスタpとN型トランジスタnを対称形に接続し、前記P型トランジスタpのゲートが電源線との間に設けた可変直流電源に接続し制御電圧が印加され、前記N型トランジスタnのゲートがGND線との間に設けた可変直流電源に接続し制御電圧が印加されて、前記制御電圧に応じて抵抗値が変化する可変抵抗部と、
第2段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第1段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、
を有し、
前記コンデンサは、前記可変抵抗部とともに前記制御電圧に応じて前記可変抵抗部の抵抗値を変えることにより出力電圧の減衰状態を変化させて発振周波数を線形に変化させるCR微分回路を形成したことを特徴とする電圧制御発振器。
国際特許分類(IPC)
Fターム
画像

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JP2004123980thum.jpg
出願権利状態 登録
ライセンス状況 通常実施権[L05-22]
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