TOP > 国内特許検索 > イメージセンサ用2段階A/D変換器

イメージセンサ用2段階A/D変換器

国内特許コード P07A009862
整理番号 ShIP‐P04076
掲載日 2007年5月25日
出願番号 特願2003-093386
公開番号 特開2004-304413
登録番号 特許第4069203号
出願日 平成15年3月31日(2003.3.31)
公開日 平成16年10月28日(2004.10.28)
登録日 平成20年1月25日(2008.1.25)
発明者
  • 川人 祥二
出願人
  • 国立大学法人静岡大学
発明の名称 イメージセンサ用2段階A/D変換器
発明の概要

【課題】CMOSイメージセンサにおいて、これまでA/D変換を高速に行うものは、A/D変換器要素をカラムに並べて並列に動作させるもので、分解能としては、9 bit程度であり分解能が低かった。
【解決手段】イメージセンサ用A/D変換器として、A/D変換の機能の一部を、カラムのノイズキャンセル回路を用いて行い、かつ同時に増幅を行うことで、高シグナルノイズ比(SNR)化を図りながら、その後のA/D変換部とあわせて高分解能のA/D変換を実現する。
【選択図】 図9

従来技術、競合技術の概要
CMOSイメージセンサでは、イメージセンサ上に様々な機能回路を集積化できることが大きな特徴の1つであり、その1つにA/D変換回路の集積化がある。これによってディジタル出力のイメージセンサが実現でき、システムのコンパクト化が図れるとともに、センサチップの出力に混入するノイズの影響を排除することができる。
【0003】
イメージセンサに集積化するA/D変換器として開示されているものとして以下の文献がある。
[1] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
[2] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum,” A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.312-313,1999.
[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, “A 60mW 10b CMOS image sensor with column-to-column FPN reduction,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.108-109,2000.
[4] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,”A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
[5] 特開2002-232291号公報
【0004】
上記[1]は、ランプ信号発生器、比較器、レジスタを用いた8 bitの積分型A/D変換器要素をカラムに集積化するものである。同種の技術は、特許第2532374号明細書にも記載されている。
また[3]は、同様に積分型A/D変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて10 bitを実現している。これら積分型A/D変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。
また[2]は、キャパシタを用いた逐次比較型A/D変換器をカラムに並べて動作させるもので、高速なA/D変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、8 bit程度にとどまっている。
また[4]は、サイクリックA/D変換器要素をカラムに並べて動作させるもので、これも高速A/D変換に適している。しかし分解能としては、9 bit程度である。
また[5]は、カラムにおいてノイズキャンセルされた信号に対して、2段階で積分型のA/D変換を行うものであるが、増幅の機能を有していないので、2段階化によって信号対雑音比(SNR)の改善を図るものではない。
なお、これら以外に、画素内にA/D変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。
【0005】
【特許文献1】
特開2002-232291号公報
【特許文献2】
特許第2532374号明細書
【非特許文献1】
A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995.
【非特許文献2】
B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum,” A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.312-313,1999.
【非特許文献3】
T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, “A 60mW 10b CMOS image sensor with column-to-column FPN reduction,” Dig. Tech. Papers, Int. Solid-State Circuits Conf.,”pp.108-109,2000.
【非特許文献4】
S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,”A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998.
産業上の利用分野
本発明は、イメージセンサ用A/D変換器の改良に関する。
特許請求の範囲 【請求項1】 イメージセンサ用2段階A/D変換器であって、該イメージセンサはリセットレベルの画素出力と信号レベルの画素出力とを出力する画素群を有し、
前記イメージセンサのカラムにおいてアレイ状に配置された、N-bitのA/D変換手段とアンプとを有する要素回路を含み、前記アンプは、前記イメージセンサの画素からの前記リセットレベルの画素出力と前記信号レベルの画素出力との差分を得る機能を有し、これによりノイズキャンセルを行い、
前記アンプは、前記画素出力の前記差分前記N-bitのA/D変換結果との差であるアナログ残差を増幅し、
前記イメージセンサ用2段階A/D変換器は、前記アナログ残差に対しA/D変換を行うM-bitのA/D変換手段をさらに備え、
前記イメージセンサの前記カラムにおける画素出力に対してN-bitのA/D変換手段により第1段階のA/D変換を行い、増幅されたアナログ残差に対して、M-bitのA/D変換手段により第2段階のA/D変換を行うことで、N+MbitのA/D変換を行うことを特徴とするイメージセンサ用2段階A/D変換器。
【請求項2】 前記アンプはキャパシタの容量比を用いて前記カラムでG倍の増幅を行うものであり、前記アンプの入力に一端が接続されたキャパシタの他端の接続電位を切換えることによりA/D変換結果をアナログ信号に変換し、該アナログ信号を入力信号から減ずることによって、前記G倍の増幅を行ってもアンプの出力を飽和させず線形領域に制御することを特徴とする請求項1記載のイメージセンサ用2段階A/D変換器。
【請求項3】 前記アンプは、キャパシタの容量比を用いて前記カラムでG倍の増幅を行うものであり、前記N-bitのA/D変換は一旦画素信号に対して前記G倍の増幅の動作をさせた後、比較器で前記アンプの出力と参照電圧を逐次比較しながら、前記アンプの出力が前記参照電圧を越えたときに別のキャパシタを用いて入力信号から一定値を引き去ることで、一旦前記アンプの出力が飽和した場合でも、線形領域に引き戻し、一定電圧の刻みとして何段階分の電圧で引き戻したかをN-bitのディジタル値とし、引き戻したあとの前記アンプの出力をアナログ残差として出力することを特徴とする請求項1記載のイメージセンサ用2段階A/D変換器。
【請求項4】 前記画素出力に対して行うN-bitのA/D変換手段は、1ビットの比較器を用いて行い、前記アンプはキャパシタの容量比を用いてカラムでG倍の増幅を行うものであり、キャパシタの一端を前記アンプの入力に接続し、前記キャパシタの他端をリセット時に参照電圧に接続するとともに、前記アンプの出力電圧の動作点を決める前記参照電圧を、前記1ビットの比較器の出力によって、変化させることで、前記G倍の増幅を行っても前記アンプの出力を飽和させず線形領域に制御することを特徴とする請求項1記載のイメージセンサ用2段階A/D変換器。
【請求項5】 前記アナログ残差に対するM-bitのA/D変換手段は、そのアナログ値を水平走査したのち、M-bitのA/D変換を行うことを特徴とする請求項1~4のいずれか一項記載のイメージセンサ用2段階A/D変換器。
【請求項6】 前記アナログ残差に対するM-bitのA/D変換手段は、M-bitのA/D変換要素を前記カラムにアレイ状に並べて動作させることを特徴とする請求項1~4のいずれか一項記載のイメージセンサ用2段階A/D変換器。
【請求項7】 前記M-bitのA/D変換手段は、1個の比較器と、前記カラムに共通のランプ信号発生器と、前記カラムの外部から与えられるグレイコード値を前記比較器の出力の変化時点で取り込むためのレジスタからなる請求項記載のイメージセンサ用2段階A/D変換器。
産業区分
  • 基本電子回路
国際特許分類(IPC)
Fターム
画像

※ 画像をクリックすると拡大します。

JP2003093386thum.jpg
出願権利状態 権利存続中
ライセンスをご希望の方、特許の内容に興味を持たれた方は、下記までご連絡ください。


PAGE TOP

close
close
close
close
close
close
close