TOP > 国内特許検索 > メモリコントローラを備えた情報処理システム

メモリコントローラを備えた情報処理システム

国内特許コード P07A010532
整理番号 P05-3
掲載日 2007年9月14日
出願番号 特願2005-171073
公開番号 特開2006-344139
登録番号 特許第4769936号
出願日 平成17年6月10日(2005.6.10)
公開日 平成18年12月21日(2006.12.21)
登録日 平成23年7月1日(2011.7.1)
発明者
  • 宮崎 純
出願人
  • 学校法人奈良先端科学技術大学院大学
発明の名称 メモリコントローラを備えた情報処理システム
発明の概要

【課題】メモリ装置のリードアクセスを高速化する。
【解決手段】メモリコントローラ(1A)は、リードアクセスに係る行に属する所定ビット長のデータのそれぞれについての読み出し要否を示す情報を受け、当該情報を格納する格納部(10)と、格納部(10)に格納された情報を参照し、読み出し要のデータの列アドレスを生成する列アドレス生成部(20)とを備えている。ここで、メモリコントローラ(1A)は、上記リードアクセスに係る行アドレス及び上記生成された列アドレスで指定されるデータの出力制御を行う。
【選択図】図1

従来技術、競合技術の概要


DRAM(dynamic random access memory)は、低コストながらも大規模な記憶容量を実現するため、近年のコンピュータシステムにおける主記憶装置として広く用いられている。DRAMのデータ読み出しは、その構造上、行アドレス及び列アドレス、及びマルチバンク構成のDRAMにあってはさらにバンクアドレスを指定して行う。具体的には、バンクアドレス及び行アドレスで指定されたメモリセルアレイバンクにおける行をアクティブにし、このアクティブにされた行に含まれるデータの中から列アドレスで指定されたものを読み出す。そして、DRAMではいわゆる破壊読み出しが行われるため、データ読み出し後にプリチャージを行う必要がある。このため、DRAMのメモリアクセス速度は比較的遅いものとなっている。



CPU(central processing unit)の処理速度が比較的遅かった時代にはDRAMのメモリアクセス速度の遅さはさほど問題とはならなかった。しかし、近年、CPUの処理速度が飛躍的に向上するようになって、DRAMのメモリアクセス速度がCPUの処理速度に追いつかない、いわゆるメモリウォールが問題となっている。このため、DRAMのメモリアクセスをいかに高速化するかが重要な課題となっている。特に、主記憶データベースや大規模数値演算などのアプリケーションでは高速なリードアクセスが要求されるところである。



これまでの高速メモリアクセスの手法として、スタティックカラムモード、ニブルモード、バーストモード、ページモード、EDO(extended data out)などが知られている。また、メモリセルアレイにおける一の行に属するデータを固定ストライドで読み出す固定ストライド転送方式が提案されている(例えば、非特許文献1参照)。

【非特許文献1】Lixin Zhang et al., "The Impulse Memory Controller", IEEE Trans. Computers, 50(11):1117-1132, 2001

産業上の利用分野


本発明は、メモリコントローラに関し、特に、メモリ装置の高速リードアクセス技術に関する。

特許請求の範囲 【請求項1】
リードアクセスに係る行に属する所定ビット長のデータのそれぞれについての読み出し要否を示す情報を受け、当該情報を格納する格納部と、前記格納部に格納された情報を参照し、読み出し要のデータの列アドレスを生成する列アドレス生成部とを有し、メモリ装置に対して、前記リードアクセスに係る行アドレス及び前記生成された列アドレスで指定されるデータの出力制御を行うメモリコントローラと、
前記情報を生成し、前記メモリコントローラに、当該生成した情報及びリードアクセスに係る行アドレスを伴う第1のリードリクエストコマンド、及びリードアクセスに係る行アドレス及び列アドレスを伴う第2のリードリクエストコマンドのいずれか一方を選択的に与える処理装置とを備え、
前記処理装置は、前記リードアクセスに係る行における読み出し要のデータの粗密状態に応じて、前記第1及び第2のリードリクエストコマンドの選択を行うものであり、
前記メモリコントローラは、
前記処理装置から与えられた列アドレス及び前記列アドレス生成部によって生成された列アドレスのいずれか一方を選択する列アドレスセレクタと、
前記処理装置から与えられたコマンドに応じて、前記列アドレスセレクタの選択動作を制御する制御部とを有するものである
ことを特徴とする情報処理システム。

【請求項2】
請求項に記載の情報処理システムにおいて、
前記メモリコントローラは、
与えられた演算対象データと前記メモリ装置から出力されたデータとの間で、前記処理装置によって指示された演算を行う演算部と、
前記演算部から出力されたデータ及び前記メモリ装置から出力されたデータのいずれか一方を選択的に出力する出力セレクタとを有するものであり、
前記制御部は、前記処理装置から与えられたコマンドに応じて、前記出力セレクタの選択動作を制御するものである
ことを特徴とする情報処理システム。

【請求項3】
請求項に記載の情報処理システムにおいて、
前記処理装置は、前記演算部に比較演算を指示するものであり、
前記演算部は、前記演算対象データと前記メモリ装置から出力されたデータとの間で前記比較演算を行い、当該比較演算の結果に基づいて、前記リードアクセスに係る行に属する所定ビット長のデータのそれぞれが所定の条件を満たしているか否かを示す情報を生成するものである
ことを特徴とする情報処理システム。
産業区分
  • 記憶装置
国際特許分類(IPC)
Fターム
画像

※ 画像をクリックすると拡大します。

JP2005171073thum.jpg
出願権利状態 権利存続中
ライセンスをご希望の方、特許の内容に興味を持たれた方は、下記「問合せ先」までお問い合わせください。


PAGE TOP

close
close
close
close
close
close
close