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半導体集積回路 コモンズ 新技術説明会 外国出願あり

国内特許コード P08S000116
整理番号 P05-007PCT-JP
掲載日 2008年10月31日
出願番号 特願2006-553856
登録番号 特許第4555968号
出願日 平成18年1月5日(2006.1.5)
登録日 平成22年7月30日(2010.7.30)
国際出願番号 JP2006300022
国際公開番号 WO2006077746
国際出願日 平成18年1月5日(2006.1.5)
国際公開日 平成18年7月27日(2006.7.27)
優先権データ
  • 特願2005-012119 (2005.1.19) JP
発明者
  • 難波 一輝
  • 伊藤 秀男
出願人
  • 国立大学法人 千葉大学
発明の名称 半導体集積回路 コモンズ 新技術説明会 外国出願あり
発明の概要

【課題】
占有面積の増加を大幅にもたらすことなく、いわゆる2パターンテストが可能となる半導体集積回路を提供すること。
【解決手段】
複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセレクタと、を有する半導体集積回路であって、フリップフロップは、それぞれマスターラッチ及び該マスターラッチに接続されるスレイブラッチを有し、セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと電気的に接続されており、かつ、セレクタが対応するフリップフロップとは別のフリップフロップのマスターラッチとも接続されている半導体集積回路とする。
【選択図】図1

従来技術、競合技術の概要


半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部にトランジスターその他の回路素子を生成させ、電子回路の機能を有するように設計したものであり、パーソナルコンピュータや携帯電話などに用いられ、近年益々その高機能化及び高集積化が求められている。



一方、半導体集積回路は電子回路としての機能を発揮する必要から出荷する際の動作検査を欠かすことはできず、通常の動作のための回路に加え、検査用の回路を設けることが通常行われている。



この動作権検査の従来技術として、図6及び図7に示すものがある。従来技術は、マスターラッチとスレイブラッチからなる複数のフリップフロップと、このフリップフロップに対応して設けられるセレクタと、を有する半導体集積回路であって、スレイブラッチの出力端子を他のフリップフロップに対応して設けられるセレクタの入力端子とが接続されている。



例えば図6に記載の技術(以下単に「第一の従来技術」という。)では、スレイブラッチの出力端子と他のフリップフロップに対応して設けられるセレクタの入力端子と、を電気的に接続させることにより、複数のフリップフロップを直列に接続しスキャンチェーンを構成し、検査を行う。



また図7に記載の技術(以下単に「第二の従来技術」という。)では、更に、各フリップフロップが他のテスト用ラッチを有しており、スキャンチェーンによる検査において2パターン検査を行うことができる。なお上記の第一および第二の従来技術については下記特許文献1に詳しい記載がある。

【非特許文献1】Bulent I. Dervisougluら、“Desig for testability:using scanpath techniques for path-delay test and measurement”、Proceedings of International of International Test Conference、1991年10月、365頁~374頁

産業上の利用分野


本発明は半導体集積回路に関し、特に、半導体集積回路の検査に好適な技術に関する。

特許請求の範囲 【請求項1】 複数のフリップフロップと、該複数のフリップフロップの各々に対応して設けられるセレクタと、を有する半導体集積回路であって、
前記フリップフロップは、それぞれマスターラッチ及び該マスターラッチに電気的に接続されるスレイブラッチを有し、
前記セレクタは、該セレクタが対応する前記フリップフロップの前記マスターラッチと電気的に接続されており、かつ、前記セレクタのうちの少なくとも一つは前記セレクタが対応する前記フリップフロップとは別の前記フリップフロップの前記マスターラッチとも接続されている半導体集積回路。
【請求項2】 前記セレクタは、該セレクタが対応する前記フリップフロップとは別の前記フリップフロップにおける前記マスターラッチの出力が入力されるよう接続されていることを特徴とする請求項1記載の半導体集積回路。
【請求項3】 前記セレクタは、該セレクタが対応する前記フリップフロップとは別の前記フリップフロップの前記スレイブラッチの出力も入力されるよう接続されていることを特徴とする請求項1記載の半導体集積回路。
【請求項4】 前記複数のフリップフロップにおけるマスターラッチと、前記セレクタは、スキャンチェーンを構成することを特徴とする請求項1記載の半導体集積回路。
【請求項5】 第一の論理回路と、
該第一の論理回路からの信号を受け付ける複数のセレクタと、
該複数のセレクタ各々に対応して設けられ、かつ、対応する該セレクタからの信号を受け付けるマスターラッチと、
該マスターラッチ各々に対応して設けられ、かつ、対応する該マスターラッチからの信号を受け付けるスレイブラッチと、
該スレイブラッチからの信号を受け付ける第二の論理回路と、を有する半導体集積回路であって、
前記複数のセレクタのうちの一つは、前記半導体集積回路外部からの信号と前記第一の論理回路からの信号のいずれかを選択して対応する前記マスターラッチへ出力し、
他の前記セレクタは、当該セレクタが対応する前記マスターラッチとは別の前記マスターラッチの信号と前記第一の論理回路からの信号のいずれかを選択し、対応する前記マスターラッチへと出力することを特徴とする半導体集積回路。
【請求項6】 前記複数のセレクタと該セレクタに対応して設けられるマスターラッチは、スキャンチェーンを構成することを特徴とする請求項5記載の半導体集積回路。
産業区分
  • 試験、検査
  • 固体素子
国際特許分類(IPC)
Fターム
画像

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出願権利状態 権利存続中
上記の特許・技術に関心のある方は、下記問い合わせ先にご相談下さい。


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