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高精度マルチバンドパスΔΣ変調器 新技術説明会

国内特許コード P09S000212
掲載日 2009年7月17日
出願番号 特願2007-549019
登録番号 特許第4538641号
出願日 平成18年8月1日(2006.8.1)
登録日 平成22年7月2日(2010.7.2)
国際出願番号 JP2006315200
国際公開番号 WO2007066431
国際出願日 平成18年8月1日(2006.8.1)
国際公開日 平成19年6月14日(2007.6.14)
優先権データ
  • 特願2005-356688 (2005.12.9) JP
発明者
  • 萩原 広之
  • 元澤 篤史
  • 小林 春夫
  • 傘 昊
出願人
  • 国立大学法人群馬大学
発明の名称 高精度マルチバンドパスΔΣ変調器 新技術説明会
発明の概要

マルチビットDACを用いることに起因する非線形性ノイズを減らし、ハードウェア量、消費電力の少ない高精度のΔΣ変調器であり、アナログ信号が供給される減算回路に、デジタル信号をDA変換してフィードバックする。このフィードバック回路に用いるDACは、そのDACを構成する複数のセグメント素子に順番に入力デジタル信号が供給されるように重み付けポインタを備えたDAC(DWADAC)を用いる。このDWADACには、ADCの前段に置かれるフィルタの種類と次数に基づいてそのポインタの構成と数が設定される。

従来技術、競合技術の概要


近年、携帯電話や無線LAN(Local Area Network)等の通信システムのRF受信回路において、マルチバンドパスフィルタを用いたΔΣ変調器の適用が検討されている。これは、マルチバンドパスΔΣ変調器を用いると、アナログデジタル変換器(ADC:Analog Digital Converter)内部における量子化ノイズが信号帯域内で小さくなって、デジタル出力の精度を向上させることができるからである(この手法をノイズ・シェープという)。また、ΔΣ変調器は、アナログ回路規模が小さく、かつ精度の低いデバイスで高精度のAD変換を実現するという利点もある。



このように、ΔΣ変調器は、従来から、高速のオーバーサンプリングとノイズ・シェープ手法により高精度なAD変換器を実現できる方式として、特に音声用のAD変換方式として広く使われているものであるが、更なる高精度化を追求するためにマルチビットのΔΣ変調器を用いた場合には、変調器内のDACの非線形性がノイズ・シェープされないという問題が生じる。このため、ADC全体の精度を劣化させてしまうという不都合があった。



図34は、マルチビットDACの非線形性によるノイズの発生を説明するためのブロック図であり、図34(a)はブロック構成図、図34(b)はその等価回路を表している。



図34(a)に示されるように、入力されるアナログ信号X(Z)は、減算器100の一方の入力に供給される。減算器100の出力はN次のマルチバンドフィルタ101(伝達関数をH(Z)とする)に供給され、ここで帯域内の信号成分のみが取り出されてマルチビットADC102に供給される。このマルチビットADC102は、入力されたアナログ信号をデジタル信号に変換するものであるが、図34(b)に示すように、AD変換に伴って量子化ノイズE(Z)が加えられる。この量子化ノイズは、ビット数が大きくなるほど小さいものとなる。したがって、マルチビットADCは1ビットADCに比べて量子化ノイズは小さくなる。



AD変換されたデジタル出力Y(Z)は、マルチビットのDAC103を介して減算器100の他方の入力に供給される。このマルチビットDAC103には、δノイズが重畳されている(図34(b)を参照)。このδノイズは、マルチビットDAC103が本質的に持っている非線形性ノイズであり、DAC103を構成する素子、例えばコンデンサのばらつきに起因するノイズである。図34(b)に示される等価回路からY(Z)とX(Z)の関係は数式(1)のようになる。



【数式1】






ここで、非線形性ノイズδ(Z)について説明しておく。図35は、1ビットDACのデジタルアナログ変換特性(直線)とマルチビットのときのデジタルアナログ変換特性(折れ線)を比較して示したものである。図示の如く、1ビットDACでは非線形ノイズは現れないが、マルチビットDACを用いると非線形ノイズが出てくる。これはマルチビットDACを構成する素子の非線形性に起因する誤差によるものである。



マルチビットDAC103の構造の一例と動作説明を図36に示す。図36(a)に示されるように、マルチビットDAC103は、8つのキャパシタC~Cと、演算増幅器(オペアンプ)104と、帰還コンデンサCと、スイッチS~Sから構成される。これらのキャパシタC~Cはすべてが完全に等しく製造されるわけではなく、その容量値には多少のバラツキが生じる。このバラツキに起因するミスマッチをe、e・・・eとし、C~Cの平均値Cとすると、C=C+e、C=C+e、・・・C=C+eと表現することができる。



そして、入力信号0~7までのいずれかの値が入力に供給されると、その数に相当するコンデンサ(キャパシタ)が充電され、それらの充電されたキャパシタが演算増幅器の反転端子と出力端子に接続される帰還コンデンサ(キャパシタ)Csを介して出力される。ここで、入力信号が‘m’(例えばm=3)であれば、図のスイッチS、S、SがオンになってコンデンサC、C、Cに基準電圧Vrefが充電される。このコンデンサに充電された電圧は帰還コンデンサCを通して出力電圧Voutとして取り出される。
このときの出力Voutは、数式(2)で示される。



【数式2】






このマルチビットDAC103を用いることによる非線形ノイズδは、DAC103のキャパシタC~Cの値にバラツキに起因するものであるが、これはマルチビットDACの特性上、入力デジタル信号がどんな値であっても、C、C・・・C,Cの順に充電されていくからである。つまり、図36(b)に示されるように、入力として4、3、2、2・・・という値が順次供給される場合、スイッチはSからSの順に入力された数に対応してオンされるため、キャパシタC、C・・・は常にオン状態になることが多く、C、C・・・はオン状態になることが少ないことに起因している。



このような問題を解決するため、図37(a)に示されるように、接続されるキャパシタC~Cを、リング状に形成してマルチビットDACの動作を説明する手法がとられている。この手法によれば、最初に‘4’が入力されたときは、キャパシタC~Cがオンになり、次に、‘3’が入力されると、キャパシタC~Cがオンになるようにする。このように8つのキャパシタC~Cを順次オンしていくことにより、上記の問題を解決することができるのである。図37(b)はこのようなDACの動作を説明するための図である。この手法自体は、設計上の効率の悪さの点で実用に供されているものではないが、電流セルがリング状に配列するセグメント型DACとして論文上では既に知られているものである。(非特許文献1を参照)。




【非特許文献1】傘コウ、小林、川上、和田「複素バンドパスΔΣAD変調器用マルチビットDAC非線形性のノイズ・シェープ・アルゴリズム」(第16回 回路とシステム 軽井沢ワークショップ講演論文集85頁~90頁)

【非特許文献2】S.Bommalingaiahnapallya,R. Bommalingaiahnapallya,and R.Harjani “EXTENDED NOISE-SHAPING IN CASCADED N-TONE ΣΔCONVERTERS” , (Fifth International Conference on Advanced AD and DA Conversion, Techniques and Their Applications, Limerick Ireland (July 2005).)

産業上の利用分野


本発明は、N個のゼロ点を持つマルチバンドパスフィルタを用いたΔΣ変調器に関し、特に、変調器内のフィードバック回路系にマルチビットのDAC(Digital Analog Converter:デジタルアナログ変換器)を用いた高精度のマルチバンドパスΔΣ変調器に関する。

特許請求の範囲 【請求項1】アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるN個のゼロ点を持つマルチバンドパスフィルタと、
該N個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記マルチバンドパスフィルタの中心周波数に合わせて並列に
設けることを特徴とするΔΣ変調器。
【請求項2】前記重み付けポインタは前記マルチバンドフィルタの次数Nに対応してN個のポインタからなることを特徴とする請求の範囲1に記載のΔΣ変調器。
【請求項3】前記N個のゼロ点を持つマルチバンドパスフィルタはN次の信号帯域に直流成分を含まないマルチバンドパスフィルタであることを特徴とする請求項1又は2に記載のΔΣ変調器。
【請求項4】前記N個のゼロ点を持つマルチバンドパスフィルタの伝達関数H(Z)は、次式で表されることを特徴とする請求項3に記載のΔΣ変調器。
H(Z)=-Z―N/(1+Z―N
【請求項5】前記N個のゼロ点を持つマルチバンドパスフィルタはN次の信号帯域に直流成分を含むマルチバンドパスフィルタであることを特徴とする請求項1又は2に記載のΔΣ変調器。
【請求項6】前記N個のゼロ点を持つマルチバンドパスフィルタの伝達関数H(Z)は、次式で表されることを特徴とする請求項5に記載のΔΣ変調器。
H(Z)=Z―N/(1-Z―N
【請求項7】アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるバンドパスフィルタと、
該バンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
前記バンドパスフィルタは、サンプリング周波数をfsとして、そのフィルタ部分の信号帯域の中心周波数がf/4以外の中心周波数を持つように設定され、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記バンドパスフィルタの中心周波数に合わせて並列に
設けることを特徴とするΔΣ変調器。
【請求項8】前記バンドパスフィルタの信号帯域の周波数はf/6であり、伝達関数H(Z)は、次式で表されることを特徴とする請求項7に記載のΔΣ変調器。
H(Z)=-Z-2/(1-Z-1+Z-2
【請求項9】前記重み付けポインタは3個のポインタで形成される請求項8に記載のΔΣ変調器。
【請求項10】アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるマルチバンドパスフィルタと、
該マルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路からのデジタル出力をアナログ信号に変換して前記減算回路にフィードバックするデジタルアナログ変換回路からなるΔΣ変調器において、
前記マルチバンドパスフィルタの信号帯域の中心周波数は、サンプリング周波数をfとして、そのフィルタ部分の信号帯域の中心周波数がf/4以外の中心周波数であって、かつ信号帯域の中心周波数を(2n+1)f/2Nまたはnf/Nとしたとき、nが特定値とならない中心周波数となるように構成され、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を供給す重み付けポインタを、前記マルチバンドフィルタの信号帯域の中心周波数に合わせて並列に
設けることを特徴とするΔΣ変調器。
【請求項11】前記マルチバンドパスフィルタの信号帯域の中心周波数は、f/16、5f/16、7f/16(2N=16)が中心周波数となるように構成され、該マルチバンドパスフィルタの伝達関数H(Z)は、次式で表されることを特徴とする請求項10に記載のΔΣ変調器。
H(Z)=-Z6/{(1-2AZ-1+Z-2)(1-2BZ-1+Z-2)(1-2CZ-1+Z-2)}
(但し、A=cos22.5°、B=cos112.5°、C=cos157.5°とする。)
【請求項12】前記重み付けポインタは8個のポインタで形成されることを特徴とする請求項11に記載のΔΣ変調器。
産業区分
  • 基本電子回路
Fターム
画像

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JP2007549019thum.jpg
出願権利状態 権利存続中
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