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A/D変換器および読み出し回路 新技術説明会

国内特許コード P10S000392
整理番号 ShIP-6038PCT-JP
掲載日 2010年5月21日
出願番号 特願2008-527759
登録番号 特許第4793602号
出願日 平成19年7月31日(2007.7.31)
登録日 平成23年8月5日(2011.8.5)
国際出願番号 JP2007064986
国際公開番号 WO2008016049
国際出願日 平成19年7月31日(2007.7.31)
国際公開日 平成20年2月7日(2008.2.7)
優先権データ
  • 特願2006-208664 (2006.7.31) JP
発明者
  • 川人 祥二
出願人
  • 国立大学法人静岡大学
発明の名称 A/D変換器および読み出し回路 新技術説明会
発明の概要

A/D変換器11は、期間T1に信号S1の複数回の標本化を行うと共に期間T2に信号S2の複数回の標本化を行う。A/D変換回路17は、期間T2において、ゲインステージ15の出力15bからの信号に応じたディジタル信号を提供し、該ディジタル信号は値「1」、値「0」を取る。A/D変換回路17は値「1」の出現回数に対応する信号SA/DMを提供する回路18を含む。スイッチ24は、クロックφsに応答して動作し、また画素2aからの信号を標本化するために用いられる。容量回路27では、スイッチ29及びキャパシタ31が反転入力23aと非反転出力23bとの間に接続される。スイッチ29は、クロックφ3に応答して動作し、キャパシタ31への積分のために用いられる。

従来技術、競合技術の概要


非特許文献1の回路では、カラムに接続された高利得アンプを用いてカラムからの信号を増幅することによって、信号に対するノイズの影響を少なくする。非特許文献2の回路では、ノイズの低減と広いダイナミックレンジとの両立を図るために、アンプが1倍の増幅率と8倍の増幅率を持っている。非特許文献3の回路は、低ノイズの信号読み出しを提供している。この読み出しでは、イメージセンサの周辺回路は、高利得のアンプを用いた2段のノイズキャンセル回路を含む。



特許文献1には、A/D変換アレイ及びイメージセンサが記載されている。A/D変換アレイ及びイメージセンサでは、3個のキャパシタを用いて信号レベルとリセットレベルとの差を生成すると共にこの差をn倍に増幅する。また、特許文献2には、ディジタルノイズキャンセル機能をもつイメージセンサが記載されている。このイメージセンサでは、そのカラムにおいてアナログ領域でのノイズキャンセル回路を用いることなく、イメージアレイの信号レベルとリセットレベルのそれぞれのA/D変換を行ってディジタル値を生成した後に、その差を求めている。

【非特許文献1】A. Krymski, N. Khaliullin, H Krymski, N. Khaliullin, H. Rhodes, “A 2e noise 1.3Megapixel CMOS sensor,” Proc. IEEE workshop CCD and Advanced Image Sensors, Elmau, Germany.

【非特許文献2】M. Sakakibara, S. Kawahito, D. Handoko, N. Nakamura, H. Satoh, M. Higashi, K. Mabuchi, H. Sumi,”A high-sensitivity CMOS image sensor with gain-adaptive column amplifiers,” IEEE J. Solid-State Circuits, vol. 40, no. 5, pp. 1147-1156, 2005.

【非特許文献3】N. Kawai, S. Kawahito, ”Noise analysis of high-gain low-noise column readout circuits for CMOS image sensors”, IEEE Trans. Electron Devices, vol.51, no.2, pp.185-194 (2004).

【特許文献1】特開2005-136540号公報

【特許文献2】特開2006-25189号公報

産業上の利用分野


本発明は、CMOSイメージセンサのためのA/D変換器および読み出し回路に関する。

特許請求の範囲 【請求項1】 イメージセンサのためのA/D変換器であって、
前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成分を含む第1の信号の複数回の標本化および標本値の積分を第1の期間に行うと共に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る成分を含む第2の信号の複数回の標本化および標本値の積分を第1の信号に対する積分とは逆極性となるように第2の期間に行うためのゲインステージと、
前記ゲインステージの前記出力からの信号に応じた第1および第2の値を取りうるディジタル信号を提供するA/D変換回路と、
前記第1の値の出現回数に対応する信号を提供する回路と、
前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記第1の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に、前記第2の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を行うD/A変換回路と
を備え、
前記ゲインステージは、
前記標本化のための第1のキャパシタと、
前記積分のための第2のキャパシタと、
前記第1のキャパシタに標本化された信号を前記第2のキャパシタへ積分するための演算増幅回路と
を含む、ことを特徴とするA/D変換器。
【請求項2】 前記第1のキャパシタは、前記D/A変換回路に接続された一端および前記演算増幅回路の反転入力に接続された他端を有しており、
前記ゲインステージは、
前記演算増幅回路の非反転出力と前記反転入力との間に接続された第1の容量回路と、
前記入力と前記第1のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第1のスイッチと、
前記反転入力と前記非反転出力との間に接続された第1の帰還スイッチと
を含み、
前記第1の容量回路は、前記第2のキャパシタおよび第2のスイッチを有し、前記第2のキャパシタおよび第2のスイッチは直列に接続されている、ことを特徴とする請求項1に記載されたA/D変換器。
【請求項3】 前記ゲインステージは、前記ゲインステージの前記出力からの信号に応じたディジタル信号に対応して前記D/A変換回路から提供される電圧信号に用いて、前記第1および第2の期間の後の第3の期間に巡回A/D変換を行う、ことを特徴とする請求項1または請求項2に記載されたA/D変換器。
【請求項4】 前記A/D変換回路は、前記巡回A/D変換のために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第3の期間に提供し、
前記ゲインステージは、
前記第1のキャパシタの前記一端と前記非反転出力との間に接続された別の帰還スイッチと、
前記第1のキャパシタの前記他端と前記反転入力との間に接続された転送スイッチと
を含む、ことを特徴とする請求項3に記載されたA/D変換器。
【請求項5】 前記A/D変換回路は、前記ゲインステージの前記出力からの信号を第1および第2の参照信号と比較する比較器を含み、
前記比較器は、前記第1の参照信号を前記第2の期間に受け、
前記比較器は、前記第2の参照信号を前記第3の期間に受ける、ことを特徴とする請求項3または請求項4に記載されたA/D変換器。
【請求項6】 前記第2の参照信号の値は、前記第1の参照信号の値より小さい、ことを特徴とする請求項5に記載されたA/D変換器。
【請求項7】 前記第1のキャパシタは、前記標本化のために前記第1および第2の信号を受けるように設けられており、
前記ゲインステージは、前記D/A変換回路からの信号提供および前記第1のキャパシタへの標本化のいずれか一方に応答して、前記演算増幅回路を用いて前記第1の信号を前記第2のキャパシタへ積分し、
前記ゲインステージは、前記D/A変換回路からの信号提供および前記第1のキャパシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用いて前記第2の信号を前記第2のキャパシタへ積分する、ことを特徴とする請求項1~請求項6のいずれか一項に記載されたA/D変換器。
【請求項8】 前記ゲインステージは、前記標本化のための第3のキャパシタおよび前記積分のための第4のキャパシタを更に含み、
前記第1および第3のキャパシタの一方は、前記標本化のために前記第1の信号を受けるように設けられており、
前記第1および第3のキャパシタの他方は、前記標本化のために前記第2の信号を受けるように設けられており、
前記演算増幅回路は、前記D/A変換回路からの信号に応答して、前記第1および第3のキャパシタに標本化された値を前記第2および第4のキャパシタに積分する、ことを特徴とする請求項1~請求項6のいずれか一項に記載されたA/D変換器。
【請求項9】 前記第3のキャパシタは、前記D/A変換回路に接続された一端および前記非反転入力に接続された他端を有しており、
前記ゲインステージは、
前記第1のキャパシタの前記一端と前記第3のキャパシタの前記一端との間に接続された第3のスイッチと、
前記第4のキャパシタおよび第4のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第2の容量回路と、
前記非反転入力と前記反転出力との間に接続された第2の帰還スイッチと、
前記入力と前記第3のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第5のスイッチと
を更に含み、
前記第4のキャパシタおよび前記第4のスイッチは直列に接続されている、ことを特徴とする請求項8に記載されたA/D変換器。
【請求項10】 前記ゲインステージは、
前記D/A変換回路に接続された一端および前記非反転入力に接続された他端を有する第3のキャパシタと、
前記第1のキャパシタの前記一端と前記第3のキャパシタの前記一端との間に接続された第3のスイッチと、
第4のキャパシタおよび第4のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第2の容量回路と、
前記非反転入力と前記反転出力との間に接続された第2の帰還スイッチと
を更に含み、
前記第4のキャパシタおよび前記第4のスイッチは直列に接続されている、ことを特徴とする請求項2~請求項7のいずれか一項に記載されたA/D変換器。
【請求項11】 前記A/D変換回路は、前記ゲインステージが前記第1および第2の期間の後の第3の期間に巡回A/D変換のための動作を行うために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第3の期間に提供し、
前記ゲインステージは、
前記第1のキャパシタの前記他端と前記第3のキャパシタの前記他端との間に接続された第6のスイッチと、
前記第1のキャパシタの前記一端と前記非反転出力との間に接続された第3の帰還スイッチと、
前記第3のキャパシタの前記一端と前記反転出力との間に接続された第4の帰還スイッチと、
前記第1のキャパシタの前記他端と前記反転入力との間に接続された第1の転送スイッチと、
前記第3のキャパシタの前記他端と前記非反転入力との間に接続された第2の転送スイッチと
を含む、ことを特徴とする請求項10に記載されたA/D変換器。
【請求項12】 前記第1の容量回路において、前記第2のキャパシタの一端は前記反転入力に接続されており、前記第2のスイッチは前記第2のキャパシタの他端と前記非反転出力との間に接続されており、前記第1の容量回路は、前記第2のキャパシタの前記他端と前記第2のスイッチとの間の第1のノードに接続された第5のキャパシタを含む、ことを特徴とする請求項1~請求項11のいずれか一項に記載されたA/D変換器。
【請求項13】 前記画素はCMOSイメージセンサの画素であり、前記画素の浮遊拡散層がリセット状態に置かれたとき、前記画素からの信号により前記第1の信号が提供され、前記リセット後に前記浮遊拡散層が光誘起電荷の蓄積状態に置かれたとき、前記画素からの信号により前記第2の信号が提供される、ことを特徴とする請求項1~請求項12のいずれか一項に記載されたA/D変換器。
【請求項14】 前記イメージセンサの画素と前記ゲインステージの前記入力との間に接続され、前記第1および第2の信号を提供するプリアンプを更に備え、
前記プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第1のキャパシタと、該演算増幅回路の出力と前記入力との間に接続された第2のキャパシタと、前記出力と前記入力との間に接続されたスイッチとを含み、前記第1および第2のキャパシタの容量比に応じて前記画素からの信号を増幅し、
前記第1の信号は前記プリアンプのノイズに係る成分を含み、
前記第2の信号は、0前記画素の浮遊拡散層がリセット状態にあるとき前記画素が提供する信号と、前記リセット状態の後に前記浮遊拡散層が光誘起電荷の蓄積状態にあるとき前記画素が提供する信号との差分を示す成分を前記プリアンプのノイズに係る成分に加えて含む、ことを特徴とする請求項1~請求項12のいずれか一項に記載されたA/D変換器。
産業区分
  • 基本電子回路
  • テレビ
国際特許分類(IPC)
Fターム
画像

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JP2008527759thum.jpg
出願権利状態 権利存続中
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