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半導体装置

国内特許コード P10A015509
整理番号 P2006-125-JP01
掲載日 2010年6月18日
出願番号 特願2007-041018
公開番号 特開2008-205285
登録番号 特許第5272172号
出願日 平成19年2月21日(2007.2.21)
公開日 平成20年9月4日(2008.9.4)
登録日 平成25年5月24日(2013.5.24)
発明者
  • 葛西 誠也
出願人
  • 国立大学法人北海道大学
発明の名称 半導体装置
発明の概要

【課題】入力信号に応じて出力信号の出力端子を選択する素子を、容易に小型化すること。
【解決手段】この半導体装置1は、GaAs基板2上に並設されたチャネル層5a,5b,5cと、チャネル層5a,5b,5cの一端に共通接続された入力端子9と、チャネル層5a,5b,5cの他端に独立に接続された出力端子10a,10b,10cと、チャネル層5a,5b,5cの中央領域11a,11b,11cに跨って布設されたゲート電極6a,6bとを備え、ゲート電極6aとチャネル層5a,5b,5cとは、チャネル層5a,5b,5cを導通させるためのゲート電極6aの入力信号の閾値電圧が、チャネル層5a,5b,5cの順に増加するように構成され、且つ、チャネル層5a,5b、5cを導通させるためのゲート電極6bの入力信号の閾値電圧が、チャネル層5a,5b、5cの順に減少するように構成されている。
【選択図】図1

従来技術、競合技術の概要


半導体メモリの各セルを選択する回路として、3端子素子であるトランジスタを組み合わせて構成されたセレクタ回路が用いられている。また、従来から、複数種類以上のレベルを持つ入力信号により、そのレベル数に対応した複数個の出力端子から選択的に出力信号を出力する回路素子が知られており、複数のトランジスタを組み合わせて構成することができる(下記特許文献1参照)。このような素子は、多値論理回路の1種である「多値決定グラフ(MDD:Multiple value Decision Diagram)」と呼ばれる論理演算回路を構成するための基本回路素子としても使用される。

【特許文献1】特開平10-256481号公報

産業上の利用分野


本発明は、入力信号に応じて複数の出力端子から選択的に出力信号を出力する半導体装置に関するものである。

特許請求の範囲 【請求項1】
入力信号に応じて、複数の出力端子から選択的に出力信号を出力する半導体装置であって、
半導体基板上において分離して並設された第1~第N(Nは3以上の整数)のチャネル層と、
前記第1~第Nのチャネル層の一端に接続され、前記第1~第Nのチャネル層に入力電圧を印加するための入力端子と、
前記第1~第Nのチャネル層の他端にそれぞれ独立に接続された前記第1~第Nの出力端子と、
前記第1~第Nのチャネル層の前記一端と前記他端との間の中央領域において、少なくとも前記第1のチャネル層の中央領域から第N-1のチャネル層の中央領域の近傍に跨って布設され、第1の入力信号を印加するための第1のゲート電極と、
前記第1~第Nのチャネル層の前記一端と前記他端との間の中央領域において、少なくとも前記第2のチャネル層の中央領域の近傍から第Nのチャネル層の中央領域に跨って布設され、第2の入力信号を印加するための第2のゲート電極とを備え、
前記第1のゲート電極と前記第1~第N-1のチャネル層とは、記第1~第N-1のチャネル層の前記一端と前記他端間をオン/オフさせるための前記第1の入力信号の閾値電圧が、前記第1~第N-1のチャネル層の順に減少するように構成され、且つ、
前記第2のゲート電極と前記第2~第Nのチャネル層とは、前記第2~第Nのチャネル層の前記一端と前記他端間をオン/オフさせるための前記第2の入力信号の閾値電圧が、前記第2~第Nのチャネル層の順に増加するように構成されている、
ことを特徴とする半導体装置。

【請求項2】
前記第1及び第2のゲート電極は、前記第1のチャネル層の中央領域から前記第Nのチャネル層の中央領域に跨って布設されており、
前記第1及び第2のゲート電極と前記第1~第Nのチャネル層とは、ノーマリオフ型のデバイス特性を有するように構成され、前記第1~第Nのチャネル層の前記第1の入力信号の閾値電圧が、前記第1~第Nのチャネル層の順に減少するように構成され、且つ、前記第1~第Nのチャネル層の前記第2の入力信号の閾値電圧が、前記第1~第Nのチャネル層の順に増加するように構成されている、
ことを特徴とする請求項1記載の半導体装置。

【請求項3】
前記第1~第N-1のチャネル層上における第1のゲート電極のゲート長が、前記第1~第N-1のチャネル層の順に小さくなるように形成され、前記第2~第Nのチャネル層上における第2のゲート電極のゲート長が、前記第2~第Nのチャネル層の順に大きくなるように形成されている、
ことを特徴とする請求項1又は2記載の半導体装置。

【請求項4】
第1のゲート電極が設けられた領域における前記第1~第N-1のチャネル層のチャネル幅が、前記第1~第N-1のチャネル層の順に大きくなるように形成され、第2のゲート電極が設けられた領域における前記第2~第Nのチャネル層のチャネル幅が、前記第2~第Nのチャネル層の順に小さくなるように形成されている、
ことを特徴とする請求項1又は2記載の半導体装置。

【請求項5】
前記第1及び第2のゲート電極は、絶縁膜を介して前記第1~第Nのチャネル層上に布設され、
第1のゲート電極が設けられた領域における前記第1~第N-1のチャネル層上の前記絶縁膜の膜厚が、前記第1~第N-1のチャネル層の順に小さくなるように形成され、第2のゲート電極が設けられた領域における前記第2~第Nのチャネル層上の前記絶縁膜の膜厚が、前記第2~第Nのチャネル層の順に大きくなるように形成されている、
ことを特徴とする請求項1又は2記載の半導体装置。
産業区分
  • 固体素子
国際特許分類(IPC)
Fターム
画像

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JP2007041018thum.jpg
出願権利状態 権利存続中
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