TOP > 国内特許検索 > 巡回型アナログ・ディジタル変換器

巡回型アナログ・ディジタル変換器

国内特許コード P100000077
整理番号 ShIP-7037C-KW60
掲載日 2008年6月6日
出願番号 特願2009-548949
登録番号 特許第5339454号
出願日 平成21年1月8日(2009.1.8)
登録日 平成25年8月16日(2013.8.16)
国際出願番号 JP2009050148
国際公開番号 WO2009088041
国際出願日 平成21年1月8日(2009.1.8)
国際公開日 平成21年7月16日(2009.7.16)
優先権データ
  • 特願2008-002598 (2008.1.9) JP
発明者
  • 川人 祥二
出願人
  • 国立大学法人静岡大学
発明の名称 巡回型アナログ・ディジタル変換器
発明の概要

巡回型A/D変換器21は、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型A/D変換を提供する。巡回型A/D変換器21では、ゲインステージ23は、第1~第3のキャパシタ33、35、37及び演算増幅回路39を用いて、ノイズキャンセル処理及び増幅を行って第1及び第2の信号レベルの差分信号を生成する。ノイズキャンセル処理では、第1の信号レベルVと第2の信号レベルVとの差分が生成される。この差分の増幅は、ノイズキャンセル処理に伴って行われる。ゲインステージ23は、第1~第3のキャパシタ33、35、37及び演算増幅回路39を用いて、差分信号の巡回型A/D変換のための処理を行う。サブA/D変換回路25は、演算増幅回路39の出力(例えば、非反転出力)39aからの信号VOPを受ける。

従来技術、競合技術の概要


特許文献1には、イメージセンサ用A/D変換アレイが記載されている。同文献の図11の示されたA/D変換器は、キャパシタ(C1、C2、C3)及び反転増幅器を用いてリセットノイズをノイズキャンセルすると共に、キャパシタ(C1、C2)及び反転増幅器を引き続き用いて巡回型A/D変換を行う。巡回型A/D変換では、キャパシタ(C3)は用いられていない。



特許文献2には、ノイズキャンセル機能付きA/D変換器が記載されている。同文献の図4に示されたA/D変換器では、差動入力-差動出力アンプは複数のスイッチを介してキャパシタ(C1,C2,C3,C4,C5)に接続される。キャパシタ(C5)はアンプのゲインを決定する。このA/D変換器は、同文献の図6に示されるように、ノイズキャンセルに5ステップを必要とする。キャパシタ(C1)にリセットレベルを格納すると共にキャパシタ(C2)に信号レベルを格納する。キャパシタ(C1)の一方の端子およびキャパシタ(C2)の一方の端子を各差動入力に接続すると共にキャパシタC1,C2の他方の端子同士をお互いに接続することによって、リセットレベルと信号レベルとの差分信号をアンプの出力に生成する。次いで、巡回型A/D変換のためにアンプへのキャパシタ(C1~C4)の接続を複数のスイッチを介して切り替えて、この差分信号の巡回型A/D変換を2ステップで行う。巡回型A/D変換の繰り返しによって、ランダムノイズが軽減されたA/D変換値を得る。

【特許文献1】特開2005-136540号公報

【特許文献2】特開2007-104655号公報

産業上の利用分野


本発明は、巡回型アナログ・ディジタル変換器に関する。

特許請求の範囲 【請求項1】
ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第1、第2及び第3のキャパシタ並びに演算増幅回路を有し、ノイズキャンセル処理及び増幅を行って前記第1及び第2の信号レベルの差分信号を生成すると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、
前記サブA/D変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するD/A変換回路と、
前記ゲインステージの前記ノイズキャンセル処理及び増幅並びに前記巡回型A/D変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を前記第1及び第2のキャパシタの各々に標本化すると共に、前記第3のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第1及び第2のキャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第1及び第2のキャパシタの各々に格納し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、前記第2及び第3のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記D/A変換回路からの信号を前記第1のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第1のキャパシタに前記演算値を標本化する、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項2】
前記差分信号の増幅率は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定される、ことを特徴とする請求項1に記載された巡回型アナログ・ディジタル変換器。
【請求項3】
前記ノイズキャンセル処理では、前記第1及び第2のキャパシタは並列に接続されており、前記第3のキャパシタは前記演算増幅回路の前記入力と前記出力との間に接続されており、
前記ゲインステージは、前記演算増幅回路の前記入力と前記出力とをリセットして前記第1及び第2のキャパシタに前記第1及び第2の信号レベルのいずれか一方を受けて前記第1及び第2のキャパシタの各々に標本化電荷を格納し、
前記ゲインステージは、前記第1及び第2の信号レベルのいずれか他方を前記演算増幅回路の前記入力に前記第1及び第2のキャパシタを介して受けたことに応答して前記第1~第3のキャパシタに前記標本化電荷を再配置して前記演算増幅回路の前記出力に前記差分信号を生成し、
前記ゲインステージは、前記差分信号を前記第1及び第2のキャパシタに標本化して、前記差分信号に応じた電荷を前記第1及び第2のキャパシタの各々に格納する、ことを特徴とする請求項1又は請求項2に記載された巡回型アナログ・ディジタル変換器。
【請求項4】
前記巡回型A/D変換処理では、前記第2及び第3のキャパシタが並列に接続されており、前記第2及び第3のキャパシタが前記演算増幅回路に接続され、
前記ゲインステージは、前記D/A変換回路からの信号を前記第1のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第1のキャパシタ上の電荷を前記第2及び第3のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、
前記第1のキャパシタは、前記演算値を受けて前記演算値に対応した電荷を格納し、
前記巡回型A/D変換処理を所望の回数で繰り返すことによって、前記サブA/D変換回路がビット列を提供する、ことを特徴とする請求項1~請求項3のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項5】
前記ゲインステージは全差動構成であり、
前記ゲインステージは、第4、第5及び第6のキャパシタを更に有し、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を前記第4及び第5のキャパシタの各々に標本化すると共に、前記第6のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第4及び第5のキャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第4及び第5のキャパシタの各々に標本化し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、前記第5及び第6のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記D/A変換回路からの信号を前記第4のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第4のキャパシタに前記演算値を標本化する、ことを特徴とする請求項1~請求項4のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項6】
ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第1、第2及び第3のキャパシタ並びに演算増幅回路を含み、前記第1及び第2の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、
前記サブA/D変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するD/A変換回路と、
前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型A/D変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を第1の標本化キャパシタに標本化すると共に、第1の帰還キャパシタが接続された前記演算増幅回路の入力に前記第1の標本化キャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第1の標本化キャパシタ及び前記第1の帰還キャパシタに格納し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、第2の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記D/A変換回路からの信号を第2の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第2の標本化キャパシタに前記演算値を格納し、
前記ノイズキャンセル処理は、排他的に実行可能な第1及び第2の処理モードを含み、
前記タイミング回路は、前記ゲインステージの前記第1及び第2の処理モードの動作を選択すると共に該選択された処理モードの動作を制御し、
前記第1の処理モードにおける前記ゲインステージの第1の利得は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定され、
前記第2の処理モードにおける前記ゲインステージの第2の利得は、前記第3のキャパシタの容量値と前記第1のキャパシタの容量値との比によって規定され、
前記ゲインステージは、
前記第2の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第2の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第1のスイッチ手段と、
前記第1の標本化キャパシタが前記第1及び第2のキャパシタによって構成されるように前記第1及び第2のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供するための第2のスイッチ手段と、
前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供し、前記差分信号を標本化するために、前記第1の標本化キャパシタへの前記第2のキャパシタの並列接続を提供するための第3のスイッチ手段と
を含む、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項7】
前記ノイズキャンセル処理は、第1及び第2の処理モードに対して排他的に実行可能な第3の処理モードを含み、
前記第3の処理モードにおける前記ゲインステージの第3の利得は、前記第2及び第3のキャパシタの容量値の和と前記第1のキャパシタの容量値との比によって規定され、
前記タイミング回路は、前記ゲインステージの前記第1及び第2の処理モードに加えて前記第3の処理モードの動作を選択し、
前記ゲインステージは、前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第4のスイッチ手段を更に含む、ことを特徴とする請求項6に記載された巡回型アナログ・ディジタル変換器。
【請求項8】
ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第1、第2及び第3のキャパシタ並びに演算増幅回路を含み、前記第1及び第2の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、
前記サブA/D変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するD/A変換回路と、
前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型A/D変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を第1の標本化キャパシタに標本化すると共に、第1の帰還キャパシタが接続された前記演算増幅回路の入力に前記第1の標本化キャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第1の標本化キャパシタ及び前記第1の帰還キャパシタに格納し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、第2の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記D/A変換回路からの信号を第2の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第2の標本化キャパシタに前記演算値を格納し、
前記ノイズキャンセル処理は、排他的に実行可能な第1及び第3の処理モードを含み、
前記タイミング回路は、前記ゲインステージの前記第1及び第3の処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の動作を制御し、
前記第1の処理モードにおける前記ゲインステージの第1の利得は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定され、
前記第3の処理モードにおける前記ゲインステージの第3の利得は、前記第2及び第3のキャパシタの容量値の和と前記第1のキャパシタの容量値との比によって規定され、
前記ゲインステージは、
前記第2の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第1のスイッチ手段と、
前記第1の標本化キャパシタが前記第1及び第2のキャパシタによって構成されるように前記第1及び第2のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供するための第2のスイッチ手段と、
前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第4のスイッチ手段と、
を含む、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項9】
前記サブA/D変換回路は、前記ゲインステージからの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項1~請求項8のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項10】
前記第2のキャパシタと前記第3のキャパシタとの比(C2/C3)はm-1であり、
前記第1のキャパシタと前記第3のキャパシタとの比(C1/C3)はmであり、
mは2以上の数である、ことを特徴とする請求項1~請求項9のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項11】
前記巡回型A/D変換における前記ゲインステージの利得は2である、ことを特徴とする請求項1~請求項10のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項12】
前記巡回型A/D変換における前記ゲインステージの利得は2未満であり、
当該巡回型アナログ・ディジタル変換器は、前記利得に関連づけられた補正係数を用いて、N回の巡回型A/D変換動作による前記サブA/D変換回路からのディジタル値を補正して、前記M+1(N>M+1)ビットのディジタル値を生成する補正回路を更に備える、ことを特徴とする請求項1~請求項8のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項13】
前記サブA/D変換回路は、前記ゲインステージからの信号を所定の基準信号と比較するコンパレータを含む、ことを特徴とする請求項1、請求項10または請求項12に記載された巡回型アナログ・ディジタル変換器。
産業区分
  • 基本電子回路
国際特許分類(IPC)
Fターム
画像

※ 画像をクリックすると拡大します。

JP2009548949thum.jpg
出願権利状態 権利存続中
ライセンスをご希望の方、特許の内容に興味を持たれた方は、下記までご連絡ください。


PAGE TOP

close
close
close
close
close
close
close