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多段論理回路の再構成装置及び再構成方法、論理回路修正装置、並びに再構成可能な多段論理回路 実績あり

国内特許コード P110001684
整理番号 5034PCT/JP
掲載日 2011年3月10日
出願番号 特願2008-508466
登録番号 特許第4742281号
出願日 平成19年3月2日(2007.3.2)
登録日 平成23年5月20日(2011.5.20)
国際出願番号 JP2007054100
国際公開番号 WO2007113964
国際出願日 平成19年3月2日(2007.3.2)
国際公開日 平成19年10月11日(2007.10.11)
優先権データ
  • 特願2006-101107 (2006.3.31) JP
発明者
  • 笹尾 勤
出願人
  • 国立大学法人九州工業大学
発明の名称 多段論理回路の再構成装置及び再構成方法、論理回路修正装置、並びに再構成可能な多段論理回路 実績あり
発明の概要 論理変更が可能で且つ小実装面積・低消費電力の多段論理回路の再構成を簡易に行うことが可能な多段論理回路の再構成装置を提供する。
例えば、入力ベクトルbに対する目的論理関数F(X)の出力ベクトルF(b)を削除する論理変更に伴い多段論理回路を再構成する場合、未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択し、この際、以前に選択されたpq素子よりも入力側のpq素子のうち、入力ベクトルbに対する出力値が、当該入力ベクトルb以外の入力変数Xに対する出力値にもなっているものはすべて修正済みとみなして選択しない。そして、選択された入力ベクトルbに対する出力値を無効値に書き換える。
従来技術、競合技術の概要


一般に、論理回路は専用のLSI(ASIC:Application Specific Integrated Circuit)を用いて構成されることが多い。しかしながら、ASICの開発コストは高価であり、その修正や費用にも時間がかかる。一方、論理構成の容易なFPGA(Field Programmable Gate Array)も存在するが、現状では消費電力や性能の点で問題がある。



そこで、通常、ASICは、修正を可能とする余分な論理回路をあらかじめ組み込んだ状態に設計される。これにより、軽微な機能変更にある程度柔軟に対応させることが可能となる。



軽微な機能変更を行う論理回路修正装置としては、例えば、特許文献1に記載のものが公知である。特許文献1に記載の論理回路修正装置は、CPUで実行するプログラムが記憶されたROMの出力値を修正するためのものであり、FPGAを用いて構成されている。



図20は、特許文献1に記載の論理回路修正装置103の構成を示す図である。ROM101には、CPU102で実行するプログラムが格納されている。CPU102は、ROM101に対してアドレスバス104を介してアドレスを送る。ROM101は、当該アドレスに対し、第1のデータバス106にデータを出力する。



論理回路修正装置103には、アドレスバス104からアドレスが入力され、それに対するデータが第1のデータバス106から入力される。論理回路修正装置103内の修正アドレス記憶部111には、修正を行うべきデータが格納されたROM101のアドレスが登録されている。比較回路113は、修正アドレス記憶部111に記憶されたアドレス値にアドレスバス104から入力されるアドレス値に一致するものがあるか否かを判定し、一致するものがある場合は一致信号を、一致するものがない場合には不一致信号を出力する。一致信号又は不一致信号は、データ選択回路114に出力される。



一方、修正データ格納部112には、修正アドレス記憶部111に登録された各アドレス値に対応して、修正を行うべきデータが登録されている。データ選択回路114は、比較回路113から一致信号が入力された場合には、修正データ格納部112から読み出したデータを第2のデータバス105に出力する。一方、不一致信号が入力された場合には、データ選択回路114は、第1のデータバス106から入力されるデータを第2のデータバス105に出力する。第2のデータバス105に出力されたデータは、読み出しデータとしてCPU102に入力される。



このようにして、修正したいROM101のアドレスを修正アドレス記憶部111に登録するとともに、修正したいデータを修正データ格納部112に登録することによって、ROM101の内容の軽微な修正が行われる。
【特許文献1】
特開2002-297408号公報
【特許文献2】
特開2004-258799号公報
【非特許文献1】
T. Sasao and M. Matsuura, "BDD representation for incompletely specified multiple-output logic functions and its applications to functional decomposition," Design Automation Conference, Anaheim, CA, June 13-17, 2005, pp.373-378.

産業上の利用分野


本発明は、論理関数の関数分解を繰り返して論理設計される多段論理回路の再構成を行う再構成装置と、それを用いた論理回路修正装置に関する。

特許請求の範囲 【請求項1】
入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、入力ベクトルbに対する前記目的論理関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成装置であって、
未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択手段と、
前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査手段と、
前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正手段と、を備えたことを特徴とする多段論理回路の再構成装置。

【請求項2】
入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、前記目的論理関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成装置であって、
未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択手段と、
前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付手段と、
前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正手段と、を備えていることを特徴とする多段論理回路の再構成装置。

【請求項3】
入力変数Xの目的論理関数Q(X)を演算する主論理回路について、前記入力変数Xとして入力される各入力ベクトルbのうち特定の対象入力ベクトルbiに対する主論理回路の出力ベクトルQ(bi)を、修正出力ベクトルQ'(bi)に変更する論理回路修正装置であって、
前記各対象入力ベクトルbiに対応して、前記各出力ベクトルQ(bi)を修正出力ベクトルQ'(bi)に修正するための修正用ベクトルPiが所定のアドレスAiに登録される補助メモリと、
前記補助メモリが出力する修正用ベクトルPiを出力した場合、当該修正用ベクトルPi及び前記主論理回路が出力する出力ベクトルQ(bi)に基づいて、前記修正出力ベクトルQ'(bi)を出力する修正手段と、
前記入力変数Xに対して、当該入力変数Xの値が前記対象入力ベクトルbiに等しい場合は前記修正用ベクトルPiが格納された前記補助メモリのアドレスAiを出力するアドレス生成関数F(X)の演算を行うアドレス生成回路と、を備え、
前記アドレス生成回路は、前記アドレス生成関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路により構成されており、
前記修正用ベクトルPiは、対象入力ベクトルbiに対する主論理回路の出力ベクトルQ(bi)との排他論理和が、前記修正出力ベクトルQ'(bi)となる値に設定され、
前記補助メモリは、前記アドレス生成回路が出力するアドレスAiが入力されると、前記修正手段に前記修正用ベクトルPiを出力し、それ以外の場合は0を出力するものであり、
前記修正手段は、前記補助メモリの出力値と前記主論理回路との排他論理和演算を行うEXORゲートであることを特徴とする論理回路修正装置。

【請求項4】
入力変数Xの目的論理関数Q(X)を演算する主論理回路について、前記入力変数Xとして入力される各入力ベクトルbのうち特定の対象入力ベクトルbiに対する主論理回路の出力ベクトルQ(bi)を、修正出力ベクトルQ'(bi)に変更する論理回路修正装置であって、
前記各対象入力ベクトルbiに対応して、前記各出力ベクトルQ(bi)を修正出力ベクトルQ'(bi)に修正するための修正用ベクトルPiが所定のアドレスAiに登録される補助メモリと、
前記補助メモリが出力する修正用ベクトルPiを出力した場合、当該修正用ベクトルPi及び前記主論理回路が出力する出力ベクトルQ(bi)に基づいて、前記修正出力ベクトルQ'(bi)を出力する修正手段と、
前記入力変数Xに対して、当該入力変数Xの値が前記対象入力ベクトルbiに等しい場合は前記修正用ベクトルPiが格納された前記補助メモリのアドレスAiを出力するアドレス生成関数F(X)の演算を行うアドレス生成回路と、を備え、
前記アドレス生成回路は、前記アドレス生成関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路により構成されており、前記入力変数Xに対して、当該入力変数Xの値がいずれの前記対象入力ベクトルbiとも等しくない場合には、無効値を出力するものであり、
前記補助メモリは、前記アドレス生成回路が出力するアドレスAiが入力されると、前記修正手段に前記修正用ベクトルPiを出力し
前記修正手段は、前記主論理回路及び前記補助メモリの出力段にそれぞれ設けられたトライ・ステート・バッファであり、
前記主論理回路の出力段の前記トライ・ステート・バッファは、前記アドレス生成回路の出力値が無効値でない場合にはハイ・インピーダンス、それ以外の場合にはロー・インピーダンス状態となり、
前記補助メモリの出力段の前記トライ・ステート・バッファは、前記アドレス生成回路の出力値が無効値の場合にはハイ・インピーダンス、それ以外の場合にはロー・インピーダンス状態となることを特徴とする論理回路修正装置。

【請求項5】
前記補助メモリは、前記アドレス生成回路の最終段のpq素子であることを特徴とする請求項3又は4記載の論理回路修正装置。

【請求項6】
前記アドレス生成回路において、入力ベクトルbに対する前記アドレス生成関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記アドレス生成回路の再構成を行う再構成装置を備え、
前記再構成装置は、
未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択手段と、
前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査手段と、
前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正手段と、を備えたことを特徴とする請求項3乃至5の何れか一記載の論理回路修正装置。

【請求項7】
前記アドレス生成回路において、前記アドレス生成関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記アドレス生成回路の再構成を行う再構成装置を備え、
前記再構成装置は、
未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択手段と、
前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付手段と、
前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正手段と、を備えていることを特徴とする請求項3乃至5の何れか一記載の論理回路修正装置。

【請求項8】
入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、入力ベクトルbに対する前記目的論理関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成方法であって、
未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択ステップと、
前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査ステップと、
前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正ステップと、
を繰り返し実行することを特徴とする多段論理回路の再構成方法。

【請求項9】
入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、前記目的論理関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成方法であって、
未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択ステップと、
前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付ステップと、
前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正ステップと、を繰り返し実行することを特徴とする多段論理回路の再構成方法。

【請求項10】
入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された再構成可能な多段論理回路であって、
入力ベクトルbに対する前記目的論理関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記多段論理回路の再構成を行う再構成回路を備え、
前記再構成回路は、
未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択手段と、
前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査手段と、
前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正手段と、
を備えたことを特徴とする再構成可能な多段論理回路。

【請求項11】
入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された再構成可能な多段論理回路であって、
前記目的論理関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記多段論理回路の再構成を行う再構成回路を備え、
前記再構成回路は、
未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択手段と、
前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付手段と、
前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正手段と、
を備えていることを特徴とする再構成可能な多段論理回路。
国際特許分類(IPC)
Fターム
画像

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出願権利状態 登録
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