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半導体デバイスの製造方法 コモンズ

国内特許コード P110003372
整理番号 N021P13
掲載日 2011年6月21日
出願番号 特願2004-218457
公開番号 特開2005-303249
登録番号 特許第4508761号
出願日 平成16年7月27日(2004.7.27)
公開日 平成17年10月27日(2005.10.27)
登録日 平成22年5月14日(2010.5.14)
優先権データ
  • 特願2004-079028 (2004.3.18) JP
発明者
  • 市川 昌和
  • 中村 芳明
出願人
  • 独立行政法人科学技術振興機構
発明の名称 半導体デバイスの製造方法 コモンズ
発明の概要

【課題】 不純物が少なく、光デバイス材料や高効率太陽電池材料や熱-電気抵抗材料に好適な半導体デバイスを得る。
【解決手段】 シリコン基板1に形成した極薄酸化膜2上に分子線エピタキシャル法を用いてIV族半導体5(Si、Ge)と金属6を蒸着することで、シリコン系化合物半導体のナノメーターサイズの微結晶(ナノドット)3を超高密度に形成して、半導体デバイスを得る。シリコン系化合物半導体のドット3には不純物が少なく、光デバイス材料や高効率太陽電池材料や熱-電気抵抗材料に好適なデバイスを得ることができる。
【選択図】 図2

従来技術、競合技術の概要


シリコン系化合物半導体は種々の材料に利用できるものとして有望視されており、中でも、β-FeSiの光デバイスへの利用が強く期待されている。このようなシリコン系化合物半導体の薄膜を形成する技術としては種々のものが報告されているが、高品質な薄膜を形成するには至っていない。また、β-FeSiをRDE法で成膜した後にアニールする方法も報告されているが、欠陥を有していて、実用化レベルには至っていない。以下、これらの点につき詳述する。



シリコン系化合物半導体は、Si基板上のモノリシックな多機能デバイスの実現を可能とする材料であり、光デバイス材料、高効率太陽電池材料、熱-電気抵抗材料、磁性デバイス材料として有望視されている。しかし、結晶構造、相図が複雑なものが多く、結晶成長が困難であることが知られている。



このようなシリコン系化合物半導体の薄膜を形成する技術としては、Ion
Beam Synthesis(IBS)法、Reactive Deposition Epitaxy(RDE)法、Solid Phase Epitaxy(SPE)法、Molecular
Beam Epitaxy(MBE)法、Pulsed Laser Deposition(PLD
)法等、種々のものが報告されている。しかし、どの方法を用いても、不純物の無い、高品質なシリコン系化合物半導体の薄膜を得ることは困難である。



ところで、シリコン系化合物半導体の中でも、β-FeSiは、0.8-0.85eVのバンドギャップを有し、高光吸収計数、耐熱性、耐酸化性等の優れた特性をもつことが知られている。また、β-FeSiは、歪みの導入によって間接型半導体から直接型半導体になるという報告があり、光デバイスとしての利用が強く期待されている。そして、IBS法、PLD法、MBE法などでの製造が試みられている。



β-FeSiはRDE法で成膜したのち、900℃でアニールすることで膜状のβ-FeSiが凝集して、数百nm程度のアイランド(島状部)が形成されるという報告がある。この材料を用いて室温でエレクトロルミネッセンス測定した結果、室温で発光することが報告されている(例えば、非特許文献1参照)。しかし、欠陥が多いため、発光のためには大きな電流量を必要とし、β-FeSiの光デバイスへの可能性の明示に止まっている。



一方、シリコン系半導体においてナノメーターサイズの微結晶(ナノドット)の開発研究が精力的に行われており、近年極薄Si酸化膜を利用して、SiとGeのナノドットを超高密度(>1012cm-2)に形成する技術が開発された(例えば、非特許文献2,3参照)。




【非特許文献1】末益 崇(Takashi Suemasu)、高倉 健一郎(K en’ichiro Takakura)、長谷川 文夫(Fumio Hase gawa)、「Room Temperature 1.6μm Electrol uminescence from a Si-based Light Emit ting Diode with β-FeSi2 Active Region」 、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス(Japanese Journal of Applied Physics)、第39巻(2000 )、Pt2,No.10,pp.L1013-L1015

【非特許文献2】A.A.Shklyaev、柴田 元司(M.Shibata)、 市川 昌和(M.Ichikawa)、「High-density ultras mall epitaxial Ge islands on Si(111)su rfaces with a SiO2 coverage」、フィジカル・レビュ ー(Phys.Rev.)B62,(2000)1540.

【非特許文献3】A.A.Shklyaev、市川 昌和(M.Ichikawa) 、「Three-dimensional Si islands on Si(0 01)surfaces」、フィジカル・レビュー(Phys.Rev.)B65, (2001)

産業上の利用分野


本発明は、シリコン系化合物半導体のドットを有する半導体デバイスの製造方法に関する。

特許請求の範囲 【請求項1】
単結晶シリコン基板に基板側酸化膜を形成する工程と、
Si又はGeのIV族半導体と、Fe,Mg,Ba,Cr,Mo,W,Mn,Re,Ru,Os,Irの金属のうち少なくとも一つの金属を前記基板側酸化膜に蒸着することに基づきシリコン系化合物半導体のドットを作製する工程と、
前記シリコン系化合物半導体のドットを埋めるように、Si又はSi1-xGeにてスペーサー層を形成する工程と、
を有する半導体デバイスの製造方法。

【請求項2】
前記スペーサー層を形成する工程と、
該スペーサー層を熱酸化してスペーサー層側酸化膜を形成する工程と、
前記IV族半導体と前記金属とを前記スペーサー層側酸化膜に蒸着することに基づきシリコン系化合物半導体のドットを作製する工程と、
を少なくとも1回実施する、請求項に記載の半導体デバイスの製造方法。

【請求項3】
前記基板側酸化膜又は前記スペーサー層側酸化膜は、Si、Ge或いはSiGe混晶の層を酸素雰囲気中で熱酸化して1nm以下の厚さに形成した、
ことを特徴とする請求項1又は2に記載の半導体デバイスの製造方法。

【請求項4】
前記基板側酸化膜又は前記スペーサー層側酸化膜は、Si酸化膜又はSi1-xGe酸化膜である、
ことを特徴とする請求項に記載の半導体デバイスの製造方法。

【請求項5】
前記IV族半導体及び前記金属を蒸着するときの基板温度は、200℃から700℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整する、
ことを特徴とする請求項1乃至のいずれか1項に記載の半導体デバイスの製造方法。

【請求項6】
IV族半導体の蒸着を先に行ってIV族半導体の核を形成し、その後、金属の蒸着を行ってシリコン系化合物半導体のドットを作製する、
ことを特徴とする請求項1乃至のいずれか1項に記載の半導体デバイスの製造方法。

【請求項7】
前記IV族半導体にSiを用い、前記金属にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドットを作製する、
ことを特徴とする請求項に記載の半導体デバイスの製造方法。

【請求項8】
Si及びFeの蒸着に分子線エピタキシャル法を用いる、
ことを特徴とする請求項に記載の半導体デバイスの製造方法。

【請求項9】
Siの蒸着だけを行うときの基板温度は200℃から700℃の範囲内である、
ことを特徴とする請求項又はに記載の半導体デバイスの製造方法。

【請求項10】
Feの蒸着だけを行うときの基板温度は400℃から700℃の範囲内である、
ことを特徴とする請求項又はに記載の半導体デバイスの製造方法。

【請求項11】
Feの蒸着時に前記Si及び前記Feを反応させてβ-FeSiのドットを作製する、
ことを特徴とする請求項乃至10のいずれか1項に記載の半導体デバイスの製造方法。

【請求項12】
Siの蒸着を先に行ってSiの核を形成し、その後、Feの蒸着を行ってβ-FeSiのドットを作製するときのSiに対するFeのモル比は0.25から10の範囲である、
ことを特徴とする請求項11に記載の半導体デバイスの製造方法。

【請求項13】
IV族半導体の蒸着と金属の蒸着を同時に行ってシリコン系化合物半導体のドットを作製する、
ことを特徴とする請求項1乃至のいずれか1項に記載の半導体デバイスの製造方法。

【請求項14】
前記IV族半導体にSiを用い、前記金属にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドットを作製する、
ことを特徴とする請求項13に記載の半導体デバイスの製造方法。

【請求項15】
Si及びFeの蒸着に分子線エピタキシャル法を用いる、
ことを特徴とする請求項14に記載の半導体デバイスの製造方法。

【請求項16】
IV族半導体の蒸着と金属の蒸着を同時に行う前に、IV族半導体の蒸着を行ってIV族半導体の核を形成しておく、
ことを特徴とする請求項13に記載の半導体デバイスの製造方法。

【請求項17】
前記IV族半導体にSiを用い、前記金属にFeを用いて、前記Si及び前記Feを反応させて鉄シリサイドのドットを作製する、
ことを特徴とする請求項16に記載の半導体デバイスの製造方法。

【請求項18】
Si及びFeの蒸着に分子線エピタキシャル法を用いる、
ことを特徴とする請求項17に記載の半導体デバイスの製造方法。

【請求項19】
Siの蒸着とFeの蒸着を同時に行う前に蒸着するSiの蒸着量は0.1BL(Bilayer)以上3.0BL(Bilayer)以下である、
ことを特徴とする請求項17又は18に記載の半導体デバイスの製造方法。

【請求項20】
Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は200℃から700℃の範囲内である、
ことを特徴とする請求項17乃至19のいずれか1項に記載の半導体デバイスの製造方法。

【請求項21】
Feの蒸着は行わずSiの蒸着だけを行うときの基板温度は400℃から650℃の範囲内である、
ことを特徴とする請求項20に記載の半導体デバイスの製造方法。

【請求項22】
Siの蒸着とFeの蒸着を同時に行うときの基板温度は300℃から700℃の範囲内である、
ことを特徴とする請求項14,15,17,18,19,20又は21に記載の半導体デバイスの製造方法。

【請求項23】
Siの蒸着とFeの蒸着を同時に行うときの基板温度は400℃から550℃の範囲内である、
ことを特徴とする請求項22に記載の半導体デバイスの製造方法。

【請求項24】
前記Siの蒸着と前記Feの蒸着を同時に行うときに前記Si及び前記Feを反応させてβ-FeSiのドットを作製する、
ことを特徴とする請求項14,15,17,18,19,20,21,22又は23に記載の半導体デバイスの製造方法。

【請求項25】
FeとSiの同時蒸着の際のFeとSiの蒸着速度の比が0.5±0.2である、
ことを特徴とする請求項14,15,17,18,19,20,21,22,23又は24に記載の半導体デバイスの製造方法。

【請求項26】
前記ドットを形成した後、又は前記スペーサー層を形成した後に500℃以上の温度でアニールする、
ことを特徴とする請求項乃至25のいずれか1項に記載の半導体デバイスの製造方法。
産業区分
  • 固体素子
国際特許分類(IPC)
Fターム
画像

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出願権利状態 権利存続中
参考情報 (研究プロジェクト等) CREST 高度情報処理・通信の実現に向けたナノファクトリーとプロセス観測 領域
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