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スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路 コモンズ

国内特許コード P110003551
整理番号 K020P43
掲載日 2011年6月23日
出願番号 特願2005-504130
登録番号 特許第4143644号
出願日 平成16年3月26日(2004.3.26)
登録日 平成20年6月20日(2008.6.20)
国際出願番号 JP2004004379
国際公開番号 WO2004086625
国際出願日 平成16年3月26日(2004.3.26)
国際公開日 平成16年10月7日(2004.10.7)
優先権データ
  • 特願2003-086499 (2003.3.26) JP
発明者
  • 菅原 聡
  • 松野 知紘
  • 田中 雅明
出願人
  • 独立行政法人科学技術振興機構
発明の名称 スピン依存伝達特性を有するトランジスタを用いた再構成可能な論理回路 コモンズ
発明の概要

不揮発に再構成可能な論理回路を構成する。スピンMOSFETを用いたCMOS構成による再構成可能な論理回路である。スピンMOSFETであるTr1、Tr2、Tr5、Tr8の磁化状態によりそれぞれのトランジスタの伝達特性を変化させることでAND/OR/XOR/NAND/NOR/XNOR/“1”/“0”の全2入力対称関数が再構成可能である。不揮発かつ少素子数で論理機能を構成できるため、チップ面積の縮小化が可能であり、高速・低消費電力動作が期待できる。

従来技術、競合技術の概要

近年、ユーザのプログラムによって機能の再構成可能(リコンフィギャラブルまたはリプログラマブル)な論理回路が注目されている。例えば、これをLSI技術で実現したField Programmable Logic Array(FPGA)が用いられることが多い(例えばS.Trimberger,Proc.IEEE 81(1993)1030.,S.Hauck,Proc.IEEE 86(1998)625.、および末吉敏則:プログラマブルロジックデバイス,電子情報通信学会技術研究報告,Vol.101,No.633,(2002)17。参照)。従来は、FPGAは製品の試作や一部の限られた製品に用いられてきたが、最近では納期の早さと製品出荷後の機能の書き換えが可能なことが注目されており製品開発のサイクルの短い携帯電話などモバイル機器における最終部品としても組み込まれている。また、演算ごとにハードウェアを再構成する新しいアーキテクチャの情報機器としても研究が行われている。
FPGAの構成にはいくつかあるが、その中でも比較的大規模化が可能であり柔軟性も高い、SRAMによる真理値表参照型(Look Up Table(LUT)方式)が多く採用されている。この構成は、任意の関数を実現できるLUTからなる小規模の論理ブロックをマトリックス状に配置し、そのブロック同士をスイッチ(例えばパストランジスタ)により変更可能な配線で接続するものである(図56(A)参照)。
LUTのレジスタに書き込む値と配線のスイッチを書き換えることで所望の論理回路を実現する。論理ブロックは、LUTと同期をとるためのフリップフロップ(FF)からなる(図56(B))。LUTには、与えられた入力のパターンとアドレスとを対応させるためのデコーダ回路、そのアドレスのレジスタに値を記憶するためのメモリ(SRAMセル)が含まれる。図56(C)には2入力対称関数が実現できるLUT回路の例を示した。
SRAMは揮発性メモリであり、電源を切ると記憶情報が失われる。そこで、データの保持のため,外部に不揮発性メモリ(例えばフラッシュメモリ)を用意しておき、電源を再投入する毎にその情報をロードして用いる。
最近、LUT方式のFPGAとはまったく異なる原理に基づく再構成可能な論理回路として、論理回路ブロックにニューロンMOS(以下,「νMOS」と称する)構造を応用した回路の研究がなされている(例えばT.Shibata and T.Ohmi:IEEE Trans.Electron Dev.ED-39(1992)1444,and IEEE Trans.Electron Dev.ED-40(1993)750.、および澤田宏、青山一生、名古屋彰、中島和夫:ニューロンMOSを可変論理部に用いた再構成可能デバイスに関する検討,電子情報通信学会技術研究報告,Vol.99,No.481,(1999)79.参照)。νMOSを用いると、対称関数が効率よく実現できる。LUT方式と比べて機能は限定されるが、論理設計においては対称関数が多く出現することなどから注目されている。
図56は、2入力対称関数の実現可能な論理回路の構成例を示す図である。この論理回路は、νMOS構造を用いた3つのプレインバータ201、203及び205と、νMOS構造を用いた1つのメインインバータ207とを有している。入力部となるプレインバータでは、複数の等しい容量を介して複数のディジタル値が入力される。また、各インバータ201、203、205及び207においては、論理閾値が異なっており、図中、V/nと記載されている場合は、そのインバータへの入力数がnであり、論理閾値が“1”論理レベルに対してV/nであることを表している。
A、Bが入力で、C(k=0、1、2)が制御信号の入力である。このCにより、メインインバータ207への入力を操作することにより、任意の対称関数を実現する。この回路の動作は、C=“1”とすると入力中“1”の数がk個のときのみ出力が“0”となり、それ以外の場合は出力が“1”となる。例えば、C=C=“1”、C=“0”とすると、“1”の数が0個(A=B=“0”)と、“1”の数が2個(A=B=“1”)のとき出力が“0”で、“1”の数が1個(A or B=“1”)のとき出力が“1”のXOR論理回路となる。

産業上の利用分野

本発明は、機能を再構成可能な論理回路に関し、より詳細には、内部に強磁性体を含み強磁性体の磁化状態に依存する伝達特性を有するトランジスタ(以下、「スピントランジスタ」と称する。)を用いた再構成可能な論理回路に関する。

特許請求の範囲 【請求項1】 伝導キャリアのスピンの向きに依存する伝達特性を有するスピントランジスタを含む回路であって、
前記伝導キャリアのスピンの向きを変えることにより変化する前記スピントランジスタの伝達特性に基づいて動作点を変化させて機能を再構成することができる回路。
【請求項2】 強磁性体層を少なくとも2層以上含み、前記強磁性体層の磁化状態に依存する伝達特性を有するスピントランジスタを含む回路であって、前記スピントランジスタの磁化状態を変化させることによって、動作点を変化させて機能を再構成することができる回路。
【請求項3】 前記スピントランジスタは、磁化の方向を独立に制御できる強磁性体(以下「フリー層」と称する。)と、磁化の方向を変化させない強磁性体(以下、「ピン層」と称する。)と、を少なくとも1つずつ有しており、前記フリー層と前記ピン層とが同じ方向の磁化を持つ第1の状態(以下「平行磁化」と称する。)と、互いに反対方向となる磁化を持つ第2の状態(以下「反平行磁化」と称する。)と、の2つの磁化状態に基づいて動作点を変化させて機能を再構成することを特徴とする請求の範囲第2項に記載の回路。
【請求項4】 前記動作点を生じる第1の端子を出力とし、前記第1の端子を充電するための第1の回路群と、前記第1の端子を放電するための第2の回路群とを有しており、前記第1の回路群と前記第2の回路群とのいずれか一方あるいは両方に前記スピントランジスタを含むことを特徴とする請求の範囲第1項から第3項までのいずれか1項に記載の回路。
【請求項5】 前記スピントランジスタのキャリアのスピンの向きまたは磁化状態に依存する伝達特性を制御することにより前記第1の端子の電位を決定することを特徴とする請求の範囲第4項に記載の回路。
【請求項6】 キャパシタによる静電容量によって重み付けされた複数の入力と、該入力を共通に接続するフローティングゲートと、を含んで構成されるニューロンMOS(以下、「νMOS」と称する。)構造を介して入力された信号に基づき信号を出力することを特徴とする請求の範囲第1項から第5項までのいずれか1項に記載の回路。
【請求項7】 前記複数の入力信号のそれぞれが略等しくなるように重み付けされていることを特徴とする請求の範囲第6項に記載の回路。
【請求項8】 前記第1の端子に生じる電位を“0”論理レベルと“1”論理レベルの出力とに切り分ける論理閾値を前記スピントランジスタの伝達特性の変化を反映して変化する前記動作点に対して設定することを特徴とする請求の範囲第4項から第7項までのいずれか1項に記載の回路。
【請求項9】 請求の範囲第1項から第8項までのいずれか1項に記載の回路の出力端子に、ある定められた論理閾値をもつA/Dコンバータが接続されていることを特徴とする回路。
【請求項10】 前記スピントランジスタは、MOS構造と強磁性体とを含んで構成されるソース及びドレインにより構成されるMOSFET型スピントランジスタ(以下「スピンMOSFET」と称する)であることを特徴とする請求の範囲第1項から第9項までのいずれか1項に記載の回路。
【請求項11】 第1導電型のMOSFETまたは第1導電型のスピンMOSFETと、該第1導電型と同じ導電型のMOSFETまたは該第1導電型と同じ導電型のスピンMOSFETと、がそれぞれ前記第1の回路群および前記第2の回路群に含まれることを特徴とする請求の範囲第3項から9までのいずれか1項に記載の回路。
【請求項12】 前記第1の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのソースと、前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのドレインと、を接続した構造と、この接続部に形成された第1の端子とを有することを特徴とするE/E構成回路を含むことを特徴とする請求の範囲第3項から第11項までのいずれか1項に記載の回路。
【請求項13】 前記E/E構成回路を構成する前記第1の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのドレインが該エンハンスメント型MOSFETまたは該エンハンスメント型スピンMOSFETのゲートに接続されることを特徴とする請求の範囲第12項に記載の回路。
【請求項14】 前記E/E構成回路を構成する前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETは、νMOS構造を有することを特徴とする請求の範囲第12項又は第13項に記載の回路。
【請求項15】 前記第1の回路群に含まれるデプレッション型MOSFETまたはデプレッション型スピンMOSFETのソースと、前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETのドレインと、を接続した構造と、この接続部に形成された第1の端子とを有するE/D構成回路を含むことを特徴とする請求の範囲第3項から第11項までのいずれか1項に記載の回路。
【請求項16】 前記E/D構成回路を構成する前記第1の回路群に含まれるデプレッション型MOSFETまたはデプレッション型スピンMOSFETのソースが該デプレッション型MOSFETまたは該デプレッション型スピンMOSFETのゲートに接続されることを特徴とする請求の範囲第15項に記載の回路。
【請求項17】 前記E/D構成回路を構成する前記第2の回路群に含まれるエンハンスメント型MOSFETまたはエンハンスメント型スピンMOSFETはνMOS構造を有することを特徴とする請求の範囲第15項又は第16項に記載の回路。
【請求項18】 キャパシタによる静電容量によって重みづけられた2つの入力(以下、それぞれの入力をAおよびBとする。)を前記νMOS構造の入力とすることを特徴とする請求の範囲第11項から第17項のいずれか1項に記載の回路。
【請求項19】 請求の範囲第4項から第18項までのいずれか1項に記載された回路における前記第1の端子を入力とする前記A/Dコンバータを含むことを特徴とするNAND/NOR再構成可能論理回路又はAND/OR再構成可能論理回路。
【請求項20】 前記第1および前記第2の回路群または前記第1または前記第2の回路群は、
前記第1の端子に、前記スピンMOSFETとは別のスピンMOSFETのソースまたはドレインを接続し、該別のスピンMOSFETのゲートに特定の入力の場合にのみ該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第11項から第19項までのいずれか1項に記載の回路。
【請求項21】 前記第2の回路群は、
前記第1の端子に、ソース接地されたnチャネル型の前記別のスピンMOSFETのドレインを接続し、nチャネル型の該別のスピンMOSFETのゲートに入力A=B“0”の場合にのみnチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第11項から第20項までのいずれか1項に記載の回路。
【請求項22】 前記第1の回路群は、
前記第1の端子に、ソースが電源電圧に接続されたpチャネル型の前記別のスピンMOSFETのドレインを接続し、pチャネル型の該別のスピンMOSFETのゲートに入力A=B=“1”の場合にのみpチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第11項から第21項までのいずれか1項に記載の回路。
【請求項23】 前記レベルシフト回路はE/E又はE/D又はCMOS構成のインバータにより構成されることを特徴とする請求の範囲第20項から第23項までのいずれか1項に記載の回路。
【請求項24】 請求の範囲第20項から第23項までのいずれか1項に記載された回路における前記第1の端子を入力とする前記A/Dコンバータを有する再構成可能論理回路。
【請求項25】 さらに、前記A/Dコンバータの出力を入力とするインバータを有する請求の範囲第20項又は第24項に記載の全2入力対称関数を実現できる再構成可能論理回路。
【請求項26】 第1導電型のMOSFETまたは第1導電型のスピンMOSFETと、前記第1導電型と異なる第2導電型のMOSFETまたは第2導電型のスピンMOSFETと、がそれぞれ前記第1の回路群および前記第2の回路群に含まれることを特徴とする請求の範囲第3項から第9項までのいずれか1項に記載の回路。
【請求項27】 前記第1の回路群に含まれるpチャネル型MOSFETまたはpスチャネル型ピンMOSFETと前記第2の回路群に含まれるnチャネル型MOSFETまたはnチャネル型スピンMOSFETの互いのドレイン端子を共通にして接続した構造と、共通の前記ドレイン端子に形成された第1の端子とを有するCMOS構成回路を含むことを特徴とする請求の範囲第26項に記載の回路。
【請求項28】 前記第1の回路群に含まれるpチャネル型スピンMOSFETと前記第2の回路群とに含まれるnチャネル型スピンMOSFETとで構成されたCMOS構成回路を含むことを特徴とする請求の範囲第26項に記載の回路。
【請求項29】 前記CMOS回路を構成する前記pチャネル型MOSFETまたは前記pチャネル型スピンMOSFETと前記nチャネル型MOSFETまたは前記nチャネル型スピンMOSFETは、νMOS構造を構成する共通のフローティングゲートを有することを特徴とする請求の範囲第26項から第28項までのいずれか1項に記載の回路。
【請求項30】 キャパシタによる静電容量によって重みづけられた2つの入力(以下、それぞれの入力をAおよびBとする)を前記νMOS構造の入力とすることを特徴とする請求の範囲第29項に記載の回路。
【請求項31】 請求の範囲第26項から第30項までのいずれか1項に記載された回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とするAND/OR再構成可能論理回路またはNAND/NOR再構成可能論理回路。
【請求項32】 前記第1および前記第2の回路群、または、前記第1または前記第2の回路群は、前記第1の端子に、前記スピンMOSFETとは異なる別のスピンMOSFETのソースまたはドレインを接続し、該別のスピンMOSFETのゲートに特定の入力の場合にのみ該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第26項から第31項までのいずれか1項に記載の回路。
【請求項33】 前記第2の回路群は、
前記第1の端子に、ソース接地されたnチャネル型の前記別のスピンMOSFETのドレインを接続し、nチャネル型の該別のスピントランジスタのゲートに入力A=B=“0”の場合にのみnチャネル型の該別のスピントランジスタをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第26項から第32項までのいずれか1項に記載の回路。
【請求項34】 請求の範囲第26項から第33項までのいずれか1項に記載の回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とするAND/OR/XNOR再構成可能論理回路またはNAND/NOR/XOR再構成可能論理回路。
【請求項35】 前記第1の回路群は、
前記第1の端子に、ソースが電源電圧に接続されたpチャネル型の前記別のスピンMOSFETのドレインを接続し、pチャネル型の該別のスピンMOSFETのゲートに入力A=B=“1”の場合にのみpチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御する回路を含むことを特徴とする請求の範囲第26項から第35項までのいずれか1項に記載の回路。
【請求項36】 請求の範囲第26項から第35項までのいずれか1項に記載の回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とするAND/OR/XOR再構成可能論理回路またはNAND/NOR/XNOR再構成可能論理回路。
【請求項37】 さらに、前記A/Dコンバータの出力を入力とするインバータを有する請求の範囲第26項から第36項までのいずれか1項に記載の全2入力対称関数を実現する論理回路。
【請求項38】 前記第1の端子に、ソース接地されたnチャネル型の前記別のスピンMOSFETのドレインを接続し、nチャネル型の該別のスピンMOSFETのゲートに入力A=B=1の場合にのみnチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御することを特徴とし、
前記第1の端子に、ソースが電源電圧に接続されたpチャネル型の前記スピンMOSFETとは異なる別のスピンMOSFETのドレインを接続し、pチャネル型の該別のスピンMOSFETのゲートに入力A=B=0の場合にのみpチャネル型の該別のスピンMOSFETをオンさせるレベルシフト回路を接続することにより前記第1の端子の電位を制御すること特徴とする回路群である請求の範囲第26項または第32項に記載の回路。
【請求項39】 請求の範囲第38項に記載の回路における前記第1の端子を入力とするA/Dコンバータを含むことを特徴とする全2入力対称関数論理回路。
【請求項40】 前記レベルシフト回路はE/E又はE/D又はCMOSインバータにより構成されることを特徴とする請求の範囲第32項から第39項までのいずれか1項に記載の回路。
【請求項41】 CMOSインバータから構成され、前記CMOSインバータのpチャネル型MOSFETまたはnチャネル型MOSFETのいずれか一方、またはpチャネル型MOSFETおよびnチャネル型MOSFETの両方がスピンMOSFETであることを特徴とするA/Dコンバータ。
【請求項42】 前記スピンMOSFETの磁化状態によって、論理閾値を可変できる請求の範囲第41項に記載のA/Dコンバータ。
【請求項43】 アナログ出力を有する回路の出力段に前記論理閾値を可変できる請求項41または42記載のA/Dコンバータを接続し、論理機能を再構成できる論理回路。
【請求項44】請求の範囲第1項から第43項までのいずれか1項に記載の回路を含む集積回路。
産業区分
  • 基本電子回路
  • 固体素子
  • 固体素子
国際特許分類(IPC)
Fターム
画像

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JP2005504130thum.jpg
出願権利状態 権利存続中
参考情報 (研究プロジェクト等) さきがけ ナノと物性 領域
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