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論理回路および単電子スピントランジスタ コモンズ

国内特許コード P110004081
整理番号 BK055P02
掲載日 2011年7月6日
出願番号 特願2007-509157
登録番号 特許第4574674号
出願日 平成18年2月2日(2006.2.2)
登録日 平成22年8月27日(2010.8.27)
国際出願番号 JP2006301744
国際公開番号 WO2006100835
国際出願日 平成18年2月2日(2006.2.2)
国際公開日 平成18年9月28日(2006.9.28)
優先権データ
  • 特願2005-085260 (2005.3.24) JP
発明者
  • 田中 雅明
  • 菅原 聡
  • ファム ナム ハイ
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 論理回路および単電子スピントランジスタ コモンズ
発明の概要 ソース(102)と、ドレイン(104)と、前記ソースと前記ドレインに間に配置され、前記ソースと前記ドレインそれぞれの間にトンネル接合(103、105)を有する島(101)と、該島に容量結合したゲート(106)と、を具備し、前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ(100)を具備し、機能を不揮発的に再構成可能な論理回路および単電子スピントランジスタ。
従来技術、競合技術の概要


プログラムによって機能を再構成可能な論理回路は、開発サイクルを早くできることから、製品開発サイクルの短い携帯電話などのモバイル機器に使用されている。さらに、ハードウェアの入れ替え可能な情報機器のキーデバイスとしても研究されている。再構成可能な論理回路としては、例えば、LUT(Look Up Table)方式のFPGA(Field Programmable Logic Array)やνMOSを用いたものが利用されている。しかし、これらは、揮発性である、素子数が多くなるといった問題がある。



そこで、スピンMOSFETなどスピン依存伝導を有するスピントランジスタを用いた回路が、非特許文献1に開示されている。スピンMOSFETの構造は非特許文献図1(a)に開示されている。スピンMOSFETは、MOSFETと同様の構成であるが、ソースとドレインに導電性の強磁性体を含んでいる。ソースとドレインの磁化配置を平行にした場合(平行配置)と、反平行にした場合(反平行配置)とで、出力電流を変えることができる(非特許文献1 図1(b))。



このように磁化の方向によって、コンダクタンスを変えられる特徴を利用し、インバータ回路の論理しきい値を制御可能な論理回路が開示されている(非特許文献2 図8:従来技術1)。このインバータ回路は、一方のFETにスピンMOSFETを用い、スピンMOSFETの磁化配置を平行配置、反平行配置とすることで、インバータ回路の論理しきい値を制御することができる。



また、このインバータ回路を用い、スピンMOSFETの磁化の配置を変更することで、AND回路機能とOR回路機能を有する論理回路が開示されている(非特許文献1の図2(a):従来技術2)。さらに、4個のスピンMOSFETと3つのインバータ回路を用いることにより、2入力対称関数(AND、OR、XOR、NAND、NOR、XNOR、ALL0、ALL1)機能を有する機能が開示されている(非特許文献1の図4(a):従来技術3)。



本明細書においては、論理回路の、低レベルを“0”、高レベルを“1”、低レベルと高レベルの中間のレベルは、例えば“0.5”と表す。アナログ入力とは、論理回路の複数の入力端子に“0”、“1”の2入力を行うことにより、論理回路(例えばインバータ回路)には“0”、“1”の入力に加え、その間のレベル、例えば“0.5”の入力を行うことである。また、アナログ入力の重み付けとは、これら複数の入力端子に接続された論理回路内の複数トランジスタがある場合、ある入力端子の入力があるトランジスタに入力される割合のことである。従来技術においては、2入力の入力端子から、従来技術に係る論理回路にアナログ入力するため、容量を用いたフローティングゲートを用いている。論理回路の機能の不揮発的な再構成とは、同一の回路を用い、例えば、インバータ回路においては、不揮発的に論理しきい値が変更できることであり、例えば、2入力論理回路においては、例えばAND回路機能とOR回路機能を不揮発的に変更できることである。
【非特許文献1】
Tomohiro Matsuno、 Satoshi Sugahara、 Masaaki Tanaka、「Novel Reconfigurable Logic Gates Using Spin Metal-Oxide-Semiconductor Field-Effect Transistors」、Japanese Journal of Applied Physics、社団法人応用物理学会、2004年、Vol. 43、No. 9A、pp. 6032-6037
【非特許文献2】
田中雅明、「半導体スピンエレクトロニクス」、応用物理、社団法人応用物理学会、2004年、第73巻、第4号、pp.514-515

産業上の利用分野


本発明は、論理回路および単電子スピントランジスタに関し、特に、その機能を再構成可能な論理回路および単電子スピントランジスタに関する。

特許請求の範囲 【請求項1】
ソースと、ドレインと、前記ソースと前記ドレインに間に配置され、前記ソースと前記ドレインそれぞれの間にトンネル接合を有する島と、該島に容量結合したゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む、単電子スピントランジスタを有し、
前記単電子スピントランジスタの前記磁化方向の変更可能な強磁性体の磁化の方向を変えることによって、論理回路の機能を不揮発的に再構成する論理回路。

【請求項2】
前記単電子スピントランジスタの前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、
前記島が、前記磁化方向を変更可能な強磁性体を含む単電子スピントランジスタである請求項1記載の論理回路。

【請求項3】
前記単電子スピントランジスタは、基板を更に具備し、
前記島、前記ソース、前記ドレインおよび前記ゲートが前記基板上に形成され、
前記ソース、前記ドレインおよび前記ゲートは前記島の横部に形成され、
前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタである請求項1または2記載の論理回路。

【請求項4】
前記単電子スピントランジスタは、基板を更に具備し、
前記基板上に前記ソース、前記島および前記ドレインが積層され、
前記ゲートが前記島の横部に形成され、
前記ゲートは、前記島との間の空間により、前記島と容量結合している単電子スピントランジスタである請求項1または2記載の論理回路。

【請求項5】
前記論理回路の機能はインバータ回路の論理しきい値である請求項1から4のいずれか一項記載の論理回路。

【請求項6】
前記論理回路の機能は2入力論理回路の機能である請求項1から4のいずれか一項記載の論理回路。

【請求項7】
複数の入力端子と、複数の前記単電子スピントランジスタを有し、複数の前記入力端子から複数の前記単電子スピントランジスタへのアナログ入力の重み付けを、各入力端子に接続された各単電子スピントランジスタの複数のゲート容量により行う請求項1から6のいずれか一項記載の論理回路。

【請求項8】
ソースに出力端子が接続され、ゲートに入力端子が接続され、ドレインが第1の電源端子に接続された第1の単電子スピントランジスタと、
ドレインに前記出力端子が接続され、ゲートに前記入力端子が接続され、ソースが第2の電源端子に接続された第2の単電子スピントランジスタと、を具備し、
前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタが前記単電子スピントランジスタである第1のインバータ回路を備える請求項1から5記載の論理回路。

【請求項9】
前記入力端子に“0”が入力した場合、前記第1の単電子スピントランジスタはオンしかつ前記第2の単電子スピントランジスタはオフし、
前記入力端子に“1”が入力した場合、前記第1の単電子スピントランジスタはオフしかつ前記第2の単電子スピントランジスタはオンする請求項項記載の論理回路。

【請求項10】
前記第1のインバータ回路が、
前記第1の単電子スピントランジスタの磁化配置が平行配置かつ前記第2の単電子スピントランジスタの磁化配置が反平行配置の場合と、
前記第1の単電子トランジスタの磁化配置が反平行配置かつ前記第2の単電子スピントランジスタの磁化配置が平行配置の場合とで論理しきい値を制御するインバータ回路である請求項8または9記載の論理回路。

【請求項11】
前記第1のインバータ回路が、
前記入力端子は、第1の入力端子と第2の入力端子を含み、
前記第1の入力端子への入力と前記第2の入力端子への入力が、前記第1のインバータ回路にアナログ入力される請求項8から10のいずれか一項記載の論理回路。

【請求項12】
前記第1のインバータ回路において、
前記第1の入力端子は、前記第1の単電子スピントランジスタの第1のゲートおよび前記第2の単電子スピントランジスタの第1のゲートに接続され、
前記第2の入力端子は、前記第1の単電子スピントランジスタの第2のゲートおよび前記第2の単電子スピントランジスタの第2のゲートに接続された請求項11記載の論理回路。

【請求項13】
前記第1のインバータ回路において、
前記第1の入力端子からの入力の前記第1の単電子スピントランジスタと、前記第2の単電子スピントランジスタへのアナログ入力の重み付けは概同じであり、
前記第2の入力端子からの入力の前記第1の単電子スピントランジスタと、前記第2の単電子スピントランジスタへのアナログ入力の重み付けは概同じである請求項10または11記載の論理回路。

【請求項14】
前記第1のインバータ回路において、
前記第1の単電子スピントランジスタの第1のゲート容量と、前記第2の単電子スピントランジスタの第1のゲート容量の容量値が概同じであり、
前記第1の単電子スピントランジスタの第2のゲート容量と、前記第2の単電子スピントランジスタの第2のゲート容量の容量値が概同じである請求項12記載の論理回路。

【請求項15】
前記第1のインバータ回路において、
前記第1の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けと、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けが、概同じである請求項13記載の論理回路。

【請求項16】
前記第1のインバータ回路において、
前記第1の単電子スピントランジスタの前記第1のゲート容量および前記第2の単電子スピントランジスタの前記第1のゲート容量と、前記第1の単電子スピントランジスタの前記第2のゲート容量および前記第2の単電子スピントランジスタの前記第2のゲート容量の容量値は概同じである請求項14記載の論理回路。

【請求項17】
前記第1のインバータ回路において、
前記第1の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けと、前記第2の入力端子からの入力の前記第1の単電子スピントランジスタおよび前記第2の単電子スピントランジスタへのアナログ入力の重み付けが異なる請求項15記載の論理回路。

【請求項18】
前記第1のインバータ回路において、
前記第1の単電子スピントランジスタの前記第1のゲート容量および前記第2の単電子スピントランジスタの前記第1のゲート容量と、前記第1の単電子スピントランジスタの前記第2のゲート容量および前記第2の単電子スピントランジスタの前記第2のゲート容量の容量値が異なる請求項16記載の論理回路。

【請求項19】
前記第1のインバータ回路が、
前記第1の単電子スピントランジスタの磁化配置が反平行配置かつ前記第2の単電子トランジスタの磁化配置が平行配置の場合、および前記第1の単電子スピントランジスタの磁化配置が平行配置かつ前記第2の単電子スピントランジスタの磁化配置が反平行配置の場合とで、
それぞれ、2入力NOR回路および2入力NAND回路の機能を有する請求項11から18のいずれか一項記載の論理回路。

【請求項20】
前記第1のインバータ回路の前記出力端子に、第2のインバータ回路の入力端子が接続された2入力OR回路と2入力AND回路の機能を有する請求項11から19のいずれか一項記載の論理回路。

【請求項21】
前記第2のインバータは、単電子トランジスタを用いたインバータ回路である請求項20記載の論理回路。

【請求項22】
前記第1のインバータ回路と、
ソースに前記第1のインバータ回路の前記出力端子が接続され、ドレインに第3の電源端子が接続された第3の単電子スピントランジスタと、
ドレインに前記第1のインバータ回路の前記出力端子が接続され、ソースに第4の電源端子が接続された第4の単電子スピントランジスタを具備し、
前記第3の単電子スピントランジスタおよび前記第4の単電子スピントランジスタが前記単電子スピントランジスタである請求項11から19のいずれか一項記載の論理回路。

【請求項23】
前記第1のインバータ回路から“0”が出力した場合、前記第3の単電子スピントランジスタはオンしかつ前記第4の単電子スピントランジスタはオフし、
前記第1のインバータ回路から“1”が出力した場合、前記第3の単電子スピントランジスタはオフしかつ前記第4の単電子スピントランジスタはオンする請求項22項記載の論理回路。

【請求項24】
入力端子が、前記第1のインバータ回路の前記第1の入力端子および前記第2の入力端子に接続され、出力端子が前記第3の単電子スピントランジスタのゲートに接続され、論理しきい値が0.5より大きい第3のインバータ回路と、
入力端子が前記第1のインバータ回路の前記第1の入力端子および前記第2の入力端子に接続され、出力端子が前記第4の単電子スピントランジスタのゲートに接続され、論理しきい値が0.5より小さい第4のインバータ回路と
を更に具備する請求項22または23記載の論理回路。

【請求項25】
前記第1の入力端子および前記第2の入力端子から前記第3のインバータ回路へのアナログ入力の重み付け、
および、前記第1の入力端子および前記第2の入力端子から前記第4のインバータ回路へのアナログ入力の重み付けは、
いずれも前記第1の入力端子および前記第2の入力端子から前記第1のインバータ回路へのアナログ入力の重み付けと概同じである請求項24記載の論理回路。

【請求項26】
前記第3のインバータ回路および、前記第4のインバータ回路は、単電子トランジスタを用いたインバータ回路である請求項24または25記載の論理回路。

【請求項27】
入力端子が、前記第1のインバータ回路の出力端子に接続された第5のインバータ回路を更に具備する前記22から26のいずれか一項記載の論理回路。

【請求項28】
前記第5のインバータ回路は、単電子トランジスタを用いたインバータ回路である請求項27記載の論理回路。

【請求項29】
前記第1の単電子スピントランジスタ、前記第2の単電子スピントランジスタ、前記第3の単電子スピントランジスタおよび前記第4の単電子スピントランジスタの磁化配置を平行配置と反平行配置に変更することにより、全2入力対称関数を実現できる回路を有する請求項22から28記載の論理回路。

【請求項30】
基板と、
該基板上に設けられたソースと、
該ソース上に設けられ、前記ソースとの間にトンネル接合を有する島と、
該島上に設けられ、前記島との間にトンネル接合を有するドレインと、
前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ。

【請求項31】
基板と、
該基板上に設けられドレインと、
該ドレイン上に設けられ、前記ドレインとの間にトンネル接合を有する島と、
該島上に設けられ、前記島との間にトンネル接合を有するソースと、
前記島の横部に設けられ、前記島との間の空間により、前記島と容量結合しているゲートと、を具備し、
前記ソース、前記ドレインおよび前記島の少なくとも1つが磁化方向の変更可能な強磁性体を含む単電子スピントランジスタ。

【請求項32】
前記ソースおよび前記ドレインが、同じ方向に磁化した強磁性体を含み、
前記島が、前記磁化方向を変更可能な強磁性体を含む請求項30または31記載の単電子スピントランジスタ。

【請求項33】
前記島の磁化方向の変更は、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより磁化反転を行う請求項32記載の単電子スピントランジスタ。

【請求項34】
前記ソースおよび前記ドレインのいずれか一方は、他方より膜厚が厚い請求項33記載の単電子スピントランジスタ。

【請求項35】
前記ソースおよび前記ドレインのいずれか一方は、他方よりスピン偏極率が高い請求項33記載の単電子スピントランジスタ。

【請求項36】
前記島はキャリア誘起強磁性半導体膜である請求項32記載の単電子スピントランジスタ。

【請求項37】
前記ゲートは前記島の両側に設けられ、
前記島の磁化方向の変更は、前記ゲート間に電圧を印加し、前記ソースまたは前記ドレインから前記島にキャリアを注入することにより行う請求項34記載の単電子スピントランジスタ。

【請求項38】
前記ゲート間に印加される電圧は、前記島のキャリア密度が減少するような電圧である請求項37記載の単電子スピントランジスタ。
国際特許分類(IPC)
Fターム
出願権利状態 登録
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