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画像処理プロセッサ コモンズ

国内特許コード P110005024
掲載日 2011年8月18日
出願番号 特願2006-203541
公開番号 特開2008-034953
登録番号 特許第4625903号
出願日 平成18年7月26日(2006.7.26)
公開日 平成20年2月14日(2008.2.14)
登録日 平成22年11月19日(2010.11.19)
発明者
  • 宮越 純一
  • 吉本 雅彦
  • 村地 勇一郎
  • 松野 哲郎
  • 濱本 真生
出願人
  • 国立大学法人神戸大学
発明の名称 画像処理プロセッサ コモンズ
発明の概要

【課題】動き検出処理における探索アルゴリズムに応じて、SIMD型とシストリックアレイ型の構成に切り替えることができ、動き検出処理を行っている探索アルゴリズムによって最適なアーキテクチャ構成を実現する画像処理プロセッサを提供する。
【解決手段】制御部とデータパス部で構成される動き検出処理用プロセッサであって、制御部は、外部命令を従い制御信号を発生させ、原画像用メモリと参照画像用メモリに対して連続的にアドレスを発生させ、データパス部に対して切替信号を発生させ、データパス部は、原画像用メモリと参照画像用メモリと複数の演算回路と、切替信号に応じて演算回路の並列数と一部の演算回路の入力データを他の演算回路の出力データに切り替える切替回路とを備え、動き検出処理の探索アルゴリズムによってSIMD型とシストリックアレイ型の構成を切り替える。
【選択図】図8

従来技術、競合技術の概要


近年、通信ネットワークを通じて動画像の送受信を行うことや、動画像を蓄積メディアに蓄積することが広く行なわれている。一般に、動画像は情報量が大きいため、伝送ビットレートの限られた通信路を用いて動画像を伝送する場合、あるいは蓄積容量の限られた蓄積メディアに動画像を蓄積する場合には、動画像を符号化・復号化する技術が必要不可欠である。動画像の符号化・復号化方式として、ISO/IECが標準化を進めているMPEG(Moving Picture Experts Group)やH.26Xがある。これらは動画像を構成する経時的に連続した複数のフレームの符号化又は復号化を行うものであり、動画像の時間的相関、空間的相関を利用した冗長性の削減を行うことにより動画像の情報量を減らして符号化し、符号化された動画像を再度元の動画像に復号化する技術である。



かかる符号化・復号化技術はマイクロコンピュータを内蔵するポータブルビデオシステムや携帯電話の情報端末機器等に適用されているが、最近では高解像度の動画像を用いることから、情報端末機器の限られた電池容量のため低消費電力で動作する高解像度対応動画像符号化処理のための動き検出プロセッサが望まれている。
動画像符号化処理全体の消費電力の大部分は、動き検出処理が占めている。動画像符号化処理全体の低消費電力を実現するためには、動き検出処理を低消費電力化することが最も効果的である。



ほとんどの動画像符号化処理は、動き検出処理として、ブロックベース(ウィンドウベース)画像処理が採用されている。現在の一般的なブロックベース画像処理には2種類の処理がある。
1つは、単一ブロックマッチング演算処理である。単一ブロックマッチング演算処理とは、処理対象の画像フレーム内のランダムなブロックを処理する演算である。単一ブロックマッチング演算処理の概念図を図1-1に示す。図1-1では、画面フレーム100内において、3つの探索ブロック(101~103)はランダムな位置に存在し画素データを演算処理している。単一ブロックマッチング演算処理では、探索ブロックの前後関係の相関性がないため、次ステップのブロックマッチング演算処理との画素データの再利用性は無い。
この単一ブロックマッチング演算処理を用いる探索アルゴリズムとしては、例えば、初期値検索、予測ベクトル探索、スリーステップサーチの2,3ステップなどである。



他の1つは、連続ブロックマッチング演算処理である。連続ブロックマッチング演算処理とは、処理対象の画像フレーム内の連続するブロックを処理する演算である。連続ブロックマッチング演算処理の概念図を図1-2に示す。図1-2では、画面フレーム100内において、3つの探索ブロック(101~103)は一部が重なり合う位置に存在し画素データを演算処理している。連続ブロックマッチング演算処理では、探索ブロックの前後関係に強い相関性があるため、次ステップのブロックマッチング演算処理との画素データの再利用性は高い。
この連続ブロックマッチング演算処理を用いる探索アルゴリズムとしては、例えば、全探索法、サブサンプリング探索法、一次元探索、スリーステップサーチの1ステップなどである。



動画像符号化処理における動き検出処理のアルゴリズムは、ほとんどが上記の探索アルゴリズムの組み合わせたものである。上記の探索アルゴリズムでは、それぞれ適したプロセッサのアーキテクチャが存在する。



上述した単一ブロックマッチング演算処理では、画素データの再利用性がないので、高速演算性能に特化したSIMD(Single Instruction Multiple Data Stream)型プロセッサのアーキテクチャが適している。SIMD型プロセッサとして、例えば、特許文献1が知られている。SIMD型プロセッサでは、画素データの再利用は行わない代わりに、非常に高速に演算できることが特徴である。しかし、その反面、画素データの再利用性が低いため、画素データのキャッシュメモリへのアクセス頻度が非常に大きく、消費電力削減効果は少ない。



また、連続ブロックマッチング演算処理では、画素データの再利用性が可能なシストリックアレイ型プロセッサのアーキテクチャが適している。シストリックアレイ型プロセッサとして、例えば、特許文献2から特許文献3が知られている。シストリックアレイ型プロセッサでは、画素データの再利用性が高く、画素データのキャッシュメモリへのアクセス頻度が減少するため、消費電力削減効果が非常に高いのが特徴である。しかし、その反面、高速演算性能が低い。




【特許文献1】特開平8-63452号公報

【特許文献2】特開2000-293510号公報

【特許文献3】特開2002-175283号公報

産業上の利用分野


本発明は、画像処理、フィルタ演算に特化した画像処理プロセッサに関する。

特許請求の範囲 【請求項1】
制御部とデータパス部で構成される動き検出処理用プロセッサであって、
前記制御部は、外部命令に従い制御信号を発生させ、原画像用メモリと参照画像用メモリに対して連続的にアドレスを発生させ、データパス部に対して切替信号を発生させ;
前記データパス部は、前記原画像用メモリと、前記参照画像用メモリと、複数の演算回路と、前記切替信号に応じて前記演算回路の並列数と一部の演算回路の入力データを他の演算回路の出力データに切り替える切替回路とを備え;
動き検出処理の探索アルゴリズムによってSIMD型とシストリックアレイ型の構成を切り替えることができることを特徴とする画像処理プロセッサ。

【請求項2】
前記切替信号は、単一ブロックマッチング演算処理を行う際には、前記演算回路の並列数を最大化してSIMD型の構成とし、連続ブロックマッチング演算処理を行う際には、前記演算回路の並列数を減らし、一部の演算回路の入力データを他の演算回路の出力データに切り替えてシストリックアレイ型の構成とすることを特徴とする請求項1に記載の画像処理プロセッサ。

【請求項3】
前記演算回路は、原画像の画素データおよび参照画像の画素データを入力して差分絶対値を出力する回路であることを特徴とすることを特徴とする請求項1に記載の画像処理プロセッサ。

【請求項4】
前記演算回路は、原画像の複数の画素データおよび参照画像の複数の画素データを入力して差分絶対値和を出力する回路であることを特徴とすることを特徴とする請求項1に記載の画像処理プロセッサ。

【請求項5】
前記原画像用メモリ及び/又は前記参照画像用メモリは、2リードポートメモリであることを特徴とする請求項1から4のいずれかに記載の画像処理プロセッサ。

【請求項6】
請求項1から5のいずれかに記載の画像処理プロセッサを搭載した情報端末機器。
産業区分
  • テレビ
国際特許分類(IPC)
Fターム
画像

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JP2006203541thum.jpg
出願権利状態 権利存続中
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