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パリティ回路 コモンズ

国内特許コード P010000029
整理番号 U1998P036
掲載日 2002年9月30日
出願番号 特願平10-257701
公開番号 特開2000-091925
登録番号 特許第2990269号
出願日 平成10年9月11日(1998.9.11)
公開日 平成12年3月31日(2000.3.31)
登録日 平成11年10月15日(1999.10.15)
発明者
  • 中島 康治
出願人
  • 国立大学法人東北大学
発明の名称 パリティ回路 コモンズ
発明の概要 信号伝送の誤り検出等を行うパリティ回路に関する発明である。一つは、パリティ回路は、+1又は-1の値が入力される入力層と、+1又は-1の値を出力する出力層と、これら入力層と出力層との間に配置され、入出力関係を満足させる結合強度を構成する一つの中間層とを有し、結合強度を、複数の入出力関係についての結合行列を決定した後にこれら結合行列の各成分について多数決をとることによって+1又は-1の値を決定し、任意の個数と同一の又はそれより一つ多い数の行及び列を有し、対角成分を+1とし、各行について+1の個数と-1の個数のうちの一方がその他方よりも多くなるような行列によって構成したことを特徴とする。このようにして結合係数の値が入力数に対して指数的に増大するという不都合がない。また、中間層が一つのみであるので、入力数の増大による遅延及び素子の増大という不都合もなくなる。二つは、パリティ回路は、任意の個数が偶数である場合、バイアスに相当する一つの入力を追加することを特徴とする。これによって、入力数が偶数の場合でも、結合強度を即座に決定でき、回路を正しく動作させることができる。この方法に基づいていかなる論理関数を構成することも可能であることを示した。訓練用入出力関係が少数でも結合強度を構成可能なため、学習による構成と同様な汎化能力を持つと考えられる。さらに、構成された回路は、訓練用入出力関係の選び方によるが正確に動作することが保証される。これらの点に加え、スイッチング素子と比べて多数決素子の使用によって各種論理回路の構成要素数が少なくなり、各種の応用に展開することができる。
従来技術、競合技術の概要 従来、パリティ回路は、排他的論理和を実現する回路のカスケード接続や論理素子の組み合わせによるカスケード接続によって構成されている。しかしながら、このようにしてパリティ回路を構成する場合、入力数が増加するとゲート遅延及び素子数が著しく増大するという課題がある。また、多数決素子を用いることによって一般的なスイッチング素子に比べて各種論理回路の構成素子数が少なくなることはよく知られていたが、このようにしてパリティ回路を構成する場合、素子間の結合係数の値が入力数に対して指数的に増大するといわれており、多数決素子による実用的な回路を構成できていなかった。
産業上の利用分野 多数決素子の使用による論理回路の構成要素数が少ない、信号伝送の誤り検出等を行うパリティ回路
特許請求の範囲 【請求項1】 +1又は-1の値が入力される任意の個数の入力部を有する入力層と、+1又は-1の値を出力する出力層と、これら入力層と出力層との間に配置され、入出力関係を満足させる結合強度を構成する一つの中間層とを有し、
前記結合強度を、複数の入出力関係についての結合行列を決定した後にこれら結合行列の各成分について多数決をとることによって+1又は-1の値を決定し、前記任意の個数と同一の又はそれより一つ多い数の行及び列を有し、対角成分を+1とし、各行について+1の個数と-1の個数のうちの一方がその他方よりも多くなるような行列によって構成したことを特徴とするパリティ回路。

【請求項2】 前記任意の個数が偶数である場合、バイアスに相当する一つの入力を追加することを特徴とする請求項1記載のパリティ回路。
産業区分
  • 基本電子回路
  • 伝送方式
  • 演算制御装置
国際特許分類(IPC)
Fターム
画像

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出願権利状態 権利存続中
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