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多層膜構造体及びその形成方法 コモンズ

国内特許コード P110005882
整理番号 NU-0430
掲載日 2011年10月31日
出願番号 特願2011-115089
公開番号 特開2012-244069
登録番号 特許第5928864号
出願日 平成23年5月23日(2011.5.23)
公開日 平成24年12月10日(2012.12.10)
登録日 平成28年5月13日(2016.5.13)
発明者
  • 中塚 理
  • 財満 鎭明
  • 望月 健太
  • 志村 洋介
出願人
  • 国立大学法人名古屋大学
発明の名称 多層膜構造体及びその形成方法 コモンズ
発明の概要 【課題】新規な多層膜構造体及びその形成方法を提供すること。
【解決手段】半導体素子用の多層膜構造体の形成方法であって、シリコンを含む基板上に、ゲルマニウム錫混晶からなる半導体層を形成する半導体層形成工程と、前記半導体層上に表面保護層を形成する表面保護層形成工程と、前記半導体層に熱処理を施すことにより、前記ゲルマニウム錫混晶と前記シリコンを含む基板との固相反応を進め、シリコンゲルマニウム錫混晶からなる半導体歪印加層を形成する半導体歪印加層形成工程と、前記表面保護層を除去する除去工程と、前記半導体歪印加層の上方に、前記除去工程後に、歪半導体層を積層する積層工程とを含むことを特徴とする多層膜構造体の形成方法。
【選択図】図4
従来技術、競合技術の概要


従来、超々大規模集積回路(ULSI)の基本構成素子である金属-酸化物-半導体電界効果トランジスタ(MOSFET)の性能向上は、素子の微細化によって達成されるところが大きかった。しかし、近年、微細化が極限まで発展した結果、素子のサイズはナノメートルの領域に達しており、その継続は技術的、経済的に困難に直面している。そこで、微細化だけに依存しないMOSFETの性能向上技術として、従来の主流であったシリコン(Si)あるいは歪Siによるチャネル材料に代わって、歪ゲルマニウム(Ge)材料の適用が注目されている。



Geは元来、Siよりも高い電子および正孔移動度を有する材料であり、これを用いることは電子素子の高速化、省電力化に有効である。これに加えて、圧縮あるいは伸張歪の加わったGeは、無歪のGeに比較してもさらに正孔および電子移動度が高くなることが知られている。例えば、Fischettiらの理論計算によると1.3%の二軸性の伸張歪をGeに印加した場合、無歪Geの場合に比較して、電子の移動度が10倍以上となることが期待される(非特許文献1参照)。また、同様にGeに二軸性圧縮歪を印加した場合、無歪Geに比べて正孔の移動度の向上が予測されており、1.3%の圧縮歪を印加した場合、正孔移動度は2倍以上となる。このような移動度向上技術の併用によって、電子素子の電流駆動能力のさらなる向上が期待できる。



歪Geの作製のためには、シリコンゲルマニウム(Si1-xGex)、ゲルマニウム錫(Ge1-xSnx)(非特許文献2参照)、インジウムガリウム砒素(InxGa1-xAs)(非特許文献3参照)などのGeとは格子定数の異なる歪印加層(ストレッサ)が必要である。例えば、SiはGeよりも原子半径が小さく、Si1-xGexの格子定数はGeのそれよりも小さくなる。そのため、Si1-xGex層上にGe層を格子整合した状態でエピタキシャル成長させると、そのGe層には二軸性の圧縮歪を加えることが可能となる。



続いて、ストレッサとなるバッファ層の形成手法について述べる。近年、歪印加バッファ層とSi on insulator(SOI)基板を融合した技術、つまり薄膜かつ歪緩和した歪印加バッファ層を埋め込み酸化(Buried oxide: BOX)層上に形成する技術が注目されている。TakagiらのグループはSOI基板上にエピタキシャル成長させたSi1-xGex層を1000℃以上の高温によって熱酸化することで、Si1-xGex on insulator(SGOI)構造およびGe on insulator(GOI)構造を実現させた(非特許文献4または非特許文献5参照)。一方、TaokaらはSi基板上およびSOI基板上にエピタキシャル成長させたGe層に、酸化Si膜キャップ層を形成後、950℃および1100℃の高温において熱処理することで、SGOI構造を形成する手法について報告している(非特許文献6参照)。

産業上の利用分野


本発明は、多層膜構造体及びその形成方法に関する。

特許請求の範囲 【請求項1】
半導体素子用の多層膜構造体の形成方法であって、
シリコンを含む基板上に、ゲルマニウム錫混晶からなる半導体層を形成する半導体層形成工程と、
前記半導体層上に表面保護層を形成する表面保護層工程と、
前記半導体層に熱処理を施すことにより、前記ゲルマニウム錫混晶と前記シリコンを含む基板との固相反応を進め、シリコンゲルマニウム錫混晶からなる半導体歪印加層を形成する半導体歪印加層工程と、
前記表面保護層を除去する除去工程と、
前記半導体歪印加層の上方に、前記除去工程後に、歪半導体層を積層する積層工程とを含み、
前記歪半導体層がゲルマニウム層であり、
前記表面保護層が酸化シリコン層であることを特徴とする多層膜構造体の形成方法。

【請求項2】
前記半導体層に熱処理を施す工程が400℃以上950℃以下の熱処理であることを特徴とする請求項1記載の多層膜構造体の形成方法。

【請求項3】
前記ゲルマニウム錫混晶の錫組成が3%以上であってかつ12%以下であることを特徴とする請求項1又は2に記載の多層膜構造体の形成方法。

【請求項4】
前記基板が絶縁膜上に形成されたシリコン層を含む構造であることを特徴とする請求項1~のいずれか1項に記載の多層膜構造体の形成方法。

【請求項5】
半導体素子用の多層膜構造体であって、
SOI層を備える基板と、
前記SOI層上に形成された錫を含む歪緩和した半導体歪印加層と、
前記半導体歪印加層の上方に形成された歪を有する歪半導体層を含み、
前記半導体歪印加層がシリコンゲルマニウム錫混晶層であり、
前記歪半導体層がゲルマニウム層であることを特徴とする多層膜構造体。
国際特許分類(IPC)
Fターム
画像

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JP2011115089thum.jpg
出願権利状態 登録
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