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生成装置、生成方法及びプログラム 実績あり

国内特許コード P120006576
整理番号 8033PCT/JP
掲載日 2012年1月30日
出願番号 特願2010-525650
登録番号 特許第5311351号
出願日 平成21年7月30日(2009.7.30)
登録日 平成25年7月12日(2013.7.12)
国際出願番号 JP2009063586
国際公開番号 WO2010021233
国際出願日 平成21年7月30日(2009.7.30)
国際公開日 平成22年2月25日(2010.2.25)
優先権データ
  • 特願2008-211473 (2008.8.20) JP
発明者
  • 宮瀬 紘平
  • 温 暁青
  • 梶原 誠司
  • 大和 勇太
出願人
  • 国立大学法人九州工業大学
発明の名称 生成装置、生成方法及びプログラム 実績あり
発明の概要

内部信号線に着眼しつつ、実速度スキャンテストであっても、テストデータ量、故障検出率、パフォーマンス、回路設計には影響を及ぼさず、テストコンプレッションの場合のように入力ビット中の未定値(ドントケア)ビットが少ない場合であっても、ラウンチ遷移ひいては歩留り損失リスクを減らすことが可能で、さらにテストにおける消費電力の削減も可能とすることを目的とする。変換装置1は、特定内部信号線抽出部3と、特定内部信号線区別部5と、入力ビットにおける入力未定値ビット及び入力論理ビットを特定する特定部7と、特定された入力未定値ビットを含む入力ビットにおける未定値ビットに論理値1又は論理値0を割り当てる割当部9とを備える。特定部7は、入力未定値ビット特定部11と、入力論理ビット特定部13とを備える。

従来技術、競合技術の概要


図9に示すように、半導体論理回路は、設計、製造、テストの三段階を経て出荷される。ここで、テストとは、製造された半導体論理回路に対して0又は1の論理値が各論理ビットに定められたテストベクトルを印加し、半導体論理回路からテスト応答を観測し、それを期待テスト応答と比較して良品、不良品の判別を行う。その良品率を歩留りと呼び、歩留りは半導体論理回路の品質、信頼性及び製造コストを大きく左右する。



図10は、一般的な論理回路におけるフルスキャン順序回路の模式図である。



一般に、半導体論理回路は主に順序回路である。順序回路は、アンド(AND)ゲート、ナンド(NAND)ゲート、オア(OR)ゲート、ノア(NOR)ゲート等の論理素子からなる組合せ回路部1201と、回路の内部状態を記憶するフリップフロップ1203とよりなる。この場合、組合せ回路部1201は、外部入力線(PI)、フリップフロップの出力線である擬似外部入力線(PPI)、外部出力線(PO)、フリップフロップの入力線である擬似外部出力線(PPO)を有する。組合せ回路部1201への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものからなる。また、組合せ回路部1201からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものからなる。



順序回路の組合せ回路部1201をテストするために、組合せ回路部1201の外部入力線(PI)と擬似外部入力線(PPI)から所要のテストベクトルvを印加し、組合せ回路部1201の外部出力線POと擬似外部出力線PPOからテスト応答f(v)を観測する必要がある。1つのテストベクトルは、外部入力線と擬似外部入力線に対応する入力ビットからなる。また、1つのテスト応答は、外部出力線と擬似外部出力線に対応する出力ビットからなる。



しかし、順序回路のフリップフロップ1203の出力線(擬似外部入力線)と入力線(擬似外部出力線)は一般に外部より直接アクセスできない。従って、組合せ回路部1201をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測性に問題がある。



上述の組合せ回路部1201のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計がある。フルスキャン設計とは、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて1本または複数本のスキャンチェーンを形成することである。スキャンフリップフロップの動作はスキャンインネーブル(SE)信号線で制御される。例えば、SE=0のとき、従来のフリップフロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部からの値でスキャンフリップフロップの出力値が更新され、また、SE=1のとき、同じスキャンチェーンにある他のスキャンフリップフロップと1つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにシフトインされると同時に、スキャンフリップフロップに現存の値が外部へシフトアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同じスキャンインネーブル(SE)信号線を共有するが、異なるスキャンチェーンのスキャンインネーブル(SE)信号線は同一の場合もあれば異なる場合もある。



フルスキャン順序回路の組合せ回路部のテストはスキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、スキャンインネーブル(SE)信号が論理値1にされているシフトモードで行われる。シフトモードにおいては、1つまたは複数のクロックパルスが与えられ、外部から1つまたは複数の新しい値がスキャンチェーン内のスキャンフリップフロップにシフトインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに現存の1つまたは複数の値が外部へシフトアウトされる。スキャンキャプチャは、スキャンインネーブル(SE)信号が論理値0にされているキャプチャモードで行われる。キャプチャモードにおいては、1つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に1つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップフロップに取り込まれる。



スキャンシフトは、擬似外部入力線を介して組合せ回路部1201へテストベクトルを印加するためと、擬似外部出力線を介して組合せ回路部1201からテスト応答を観測するために用いられる。また、スキャンキャプチャは、組合せ回路部1201のテスト応答をスキャンフリップフロップ1203に取り込むために用いられる。すべてのテストベクトルに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部1201をテストすることができる。このようなテスト方式はスキャンテスト方式という。



スキャンテスト方式では、組合せ回路部1201へのテストベクトルの印加は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部1201からのテスト応答の観測は、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意のスキャンフリップフロップの出力値を観測することができるため、擬似外部出力線の可観測性の問題が解決される。このように、スキャンテスト方式においては、自動テストパターン生成(ATPG)プログラムを用いてテストベクトル及び期待テスト応答を求めるだけで十分である。



図11は、テスト入力とテスト応答との関係を示した模式図である。



図11において、テストベクトルに未定値X(論理値1と論理値0のいずれでもよいドントケア(X))が存在する場合、それによってテスト応答にも未定値X(ドントケア(X))が現れる。未定値としてのドントケアが存在する原因は、1つ又は複数の故障を検出するために、テスト入力の一部のビットのみに論理値が決まれば十分であることによる。このように故障検出などの所定の目的を達成する上で論理値1と論理値0のいずれでもよいドントケアとできるものはテストキューブと呼ばれ、ATPG又はドントケア発見手法によって求められる。ドントケアには、自由に論理値1又は0を割り当てることができる。テスト入力のビットを論理ビットとすべきか或いはドントケアビットとすべきかについては、例えば特許文献1に記載のように本願発明者等によって提案されたものがある。



特許文献1に記載の技術は、論理回路の入出力関係に基づく条件によりドントケアビットにしてもよい候補ビット及びドントケアビットにしてはならない固定ビットを設定し、設定された候補ビットのみから特定されたドントケアビットを含むテストキューブに対して入力ビットと出力ビットからなる複数のビットペア間の関係を考慮してドントケアビットに論理値を割り当てる技術である。



なお、ドントケア抽出を可能としている技術としては他にも本願発明者等によって特許文献2に記載の技術もある。



特許文献2に記載の技術は、それまでの縮退故障検出を対象とするものとは異なって遷移遅延故障検出を対象にでき、テストパターンの圧縮によるサイズの削減を図り、テスト印加時間を短縮できる技術である。



ここで、テストキューブとテストベクトルについて説明しておく。図12を参照して、Xで表されているドントケアビットを含むc1,c2,c3からなるものがテストキューブである。論理値0と論理値1のいずれかの論理ビットのテストベクトルからなる集合がテストベクトル集合である。



次に、テストキューブの求め方も説明しておく。図13は、テストキューブの求め方の概念を説明する図であってテストデータ操作の例を説明するための図である。図14は、テストリラクゼーション(ドントケア判定)の例を簡単に説明するための図である。



図13を参照して、故障検出などの所定の目的を達成する上で論理値0と論理値1のいずれでもよいドントケアがXで表されている。テストキューブは、ATPGによるテスト生成中にドントケアビットを生じさせる動的技法と、ATPG後にテストリラクゼーションと言ってドントケアとできるドントケアビットを見つける静的技法とによって求められる。このようなテストキューブは論理値が定められ(X-Filling)、最終的には論理値0と論理値1のいずれかによって値が満たされた論理ビットのテストベクトルからなるテストベクトル集合として得られる。以下では、ドントケアビットへの論理値の割当に関して、キャプチャ時の信号値変化が少なくなるように決められる。なお、上記静的技法は圧縮したテストベクトル集合にも適用でき、テストデータ量は少なくなる。



図14を参照して、テストキューブ内に含まれるドントケアにできるビットを見つけるテストリラクゼーションには、故障シミュレーション、含意操作、正当化操作が用いられ、ドントケアは制約のもとで見つけられるが、一般的にいう制約は特定の故障モデルについて故障検出率を調整することをいう。ここで、通常、60%~90%のビットがドントケアとできる。それに対して以下では故障検出率は変化させない制約を可能としている。なお、当初のテストベクトル集合は動的圧縮或いはランダム割り当てによってコンパクトなテストベクトル集合として与えられることも可能である。



さらに、実速度スキャンテストという考えがあり、これはタイミング関連のテスト品質を向上させるために必須とされる。これを実現するために、パスの出発点で遷移がラウンチされ、その応答がシステムの速度でパスの終点でキャプチャされる。実際には、ラウンチオンキャプチャ(LOC)クロッキング方式は実速度スキャンテストに広く用いられている。



図15はLOCクロッキング方式を説明するための図である。



図15を参照して、テストベクトルがSLを最後とする一連のシフトクロックパルス(L:最長スキャンチェーンの長さ)によってロードされた後で、遷移が最初のキャプチャクロックパルスC1によって対応するスキャンFFのところでラウンチされる。遷移はSLによって導入された値とC1によって取り込まれた値との差によって生じる。なお、遷移ラウンチ(C1)と応答キャプチャ(C2)の間のテストサイクルは定格のシステムクロック周期である。



スキャンテストはタイミング関連のテスト品質を向上させるために不可欠とされるが、その適用可能性はテスト誘発性歩留り損失が大きな課題となっている。このテスト誘発性歩留り損失とは機能的に問題ない集積回路が実速度スキャンテストの間のみに機能しない場合に生じるものと言われる。この問題の主な原因は電源ノイズ、すなわち、IRドロップおよびグラウンドバウンスであり、これらはC1における過度のラウンチ遷移から生じ、遅延増加を引き起こしてしまう。これまでに電源電圧が10%低下するとパス遅延が30%増大することが示されている文献もある。このことはC2におけるキャプチャ故障を招き、ひいてはテスト誘発性歩留り損失につながってしまう。ディープサブミクロンで低電力のチップではこの問題は急速に悪化している状況にある。したがって過度の電源ノイズによって誘発される歩留り損失リスクを低減させることが強く望まれる。



ラウンチ遷移を減らすための従来の技術は以下の3つの技術に基づいている。



(1)部分的キャプチャ:C1(図15)においてキャプチャするFFの数は回路の変更、ワンホットクロッキング、キャプチャクロックスタガリングによって減らすことが可能である。しかし、このアプローチは著しいATPGの変化、テストデータの増加、さらには故障検出率の低下まで引き起こしかねない。



(2)低キャプチャ電力ATPG:テストベクトル内の1および0を注意深く生成して、ラウンチ遷移をFFにおける入出力等値化、クロックゲーティング等の技術によって減らすことができる。しかし、このアプローチはテストデータの著しい増加とCPU時間の増大に悩まされうる。



(3)テストリラクゼーション&X‐filling:テストリラクゼーションとは論理値が全て特定されたテストベクトル集合から、故障検出率を低下させることなく、ドントケアビット(Xビット)を特定することである。それから、テストリラクゼーションによって得られた部分的に特定されたテストキューブに対して、できるだけ多くのFFの入力値と出力値を等しくするためにX‐fillingが実行される。このようにして、ラウンチ遷移が削減される。



図16は、テストリラクゼーション&X‐filling手法の概念を示した図である。



テストリラクゼーションについて説明する。図16に示すように、テストリラクゼーションは全て特定されたテストベクトル集合Vからドントケアビット(Xビット)を特定して、部分的に特定されたテストキューブ集合Cを、Vの特性のいくつかはCによって保持されていることを保証しながら、生成するプロセスである。保持される特性の中には縮退故障検出率、遷移遅延故障検出率、さらに遷移遅延故障検出のための全ての活性化パスまでもが含まれる。



Xビットはランダム-fillを無効化することによるテスト生成からも直接に得られるが、ATPG時間およびテストデータ量が増大する。例えば、ランダム-fillを無効化して低電力X‐fillingのためのXビットを放置するとテストベクトル数は144.8%に増加することが示されている。したがって、ランダム-fillを用いて最大限テストコンパクションを適用して、まずはコンパクトな初期(全て特定された)テストベクトル集合を生成し、続いてテストリラクゼーションを用いて(部分的に特定された)テストキューブを生成するのが望ましい。こうして得られるコンパクトな最終テストベクトル集合にはX‐fillingを実行した後の付随的な利益もある。



次に、X‐fillingについて説明する。図16に示すように、X‐fillingはあるテストキューブ内のXビットにある目的のために論理値を割り当てるプロセスである。例えば、X‐fillingはラウンチ遷移(LSA)を削減するために用いられる。ここで、LSAはC1のところで起こる(図15参照)。多数の低LSAのX‐filling手法が提案されている。



図17はそれらの1つであるJP-fillと呼ばれるものを示す図である。



図17では、テストキューブはc=<10XX>であり、組み合わせ部分の論理関数はFである。したがって、<c:PPI>=<0XX>であり、<F(c):PPO>=<XXX>である。まず、正当化(図17の丸1)を実行してp1が0なのでp2に0を設定するよう試みる。続いて、形式X‐X、のq1‐q2およびr1‐r2のビットペアについては、各PPOのXビットの0になる確率および1になる確率を算出するには、各入力Xビットの0になる確率および1になる確率に0.50を設定して確率伝搬を実行する。q2が0である確率(0.93)はq2が1である確率(0.07)よりも非常に大きいので、q1に0を割り当てるのは理にかなっている(図17の丸2)。しかし、r2が0である確率(0.48)はr2が1である確率(0.51)に近いので、r1については何も決定されない(図17の丸3)。この場合、3値論理シミュレーションが実行され、JP‐fillのもう一つのパス(図17の丸4)が正当化および/あるいは確率伝搬を用いて実行される。要するに、JP‐fillはスケーラビリティを確率伝搬によって向上させると共に、正当化および複数のパスを用いてX‐fillingの効率を向上させる。このようにしてJP‐fillは効率とスケーラビリティをバランスよく実現する。



ところで、クロックゲーティング方式の一例を図18に示すが、クロックゲーティング方式は最も広く実際に用いられている消費電力管理メカニズムである。なお、回路にはクロックゲーティングブロックが複数含まれていてもよい。図18にはi番目のクロックゲーティングブロックであってスキャンテスティング用に強化されているものを示している。シフトモード(SE=1)では、シフト操作が適切に実行されるように全てのFFが常にクロックCKによって駆動されている。クロック制御信号(ENi)はCKの立ち上がりエッジのところで生成され、キャプチャモード(SE=0)の制御を引き継ぐ。GENiはCKとAND素子につながれて直接FFに接続されるゲートクロックGCKiを生成する。クロックゲーティングはキャプチャモードにおいてラウンチ遷移を削減するのに用いられる。このためには最終シフトパルスSLにおいてENiを0に設定すればよい。こうして図19に示すように、ラウンチキャプチャクロックパルス(図15のC1)は抑えられ、GCKiに制御されている全てのFF、すなわち図18に示したFF1i~FFpiはキャプチャしない。すなわち、FFにおけるラウンチ遷移がまとめて削減されたことになる。



ここで、以下の定義を行う。あるFFのクロックがゲートクロックである場合、そのFFはクロックゲートFFという。そうでない場合、そのFFは非クロックゲートFFという。同じゲートクロックで制御されているFF群はクロックゲートFF群という。あるクロックツリーを通して接続されている全てのFFは1つのクロックゲートFF群と考えられる。



ATPGの観点から、クロックゲーティングは次の2つの基本的なアプローチによって用いられる。



アプローチ1(検出指向):テスト生成を実行する際には、より多くのFFを遷移故障検出におけるラウンチおよびキャプチャに使用可能にするために、FFへの信号をできるだけアクティブ化する(すなわちクロックゲーティングを無効化する)ように実行する。多くの商業的ATPGシステムはこのアプローチを陰に陽に用いている。こうすることでラウンチ遷移がより活発になる代わりに、テストベクトル集合が小さくなり、故障検出率が向上し、テスト印加時間が小さくなる。



アプローチ2(削減指向):テスト生成においてクロックゲーティングはラウンチ遷移を削減するために積極的に用いられる。しかし、こうすることで遷移故障検出におけるラウンチおよびキャプチャに使用可能なFFの数は減少し、テストベクトル数が増加し、テスト印加時間が増大し、さらにはある条件下では故障検出率の損失まで起こる。



このようにFF群が活性化されるか或いは活性化されないかを決定できる信号GCKがあるが、この信号GCKはクロックゲーティング回路を制御する制御信号ENiによってその値が決定される。この制御信号ENi(或いは信号GCK)の値をコントロールすることができれば、FF群の非活性化による大幅な消費電力削減も可能となる。



クロックゲーティング回路の活性化と非活性化をコントロールして消費電力削減を図ろうとしたものには非特許文献1がある。

産業上の利用分野


本発明は、生成装置、生成方法及びプログラムに関し、特に組み合わせ回路又はフルスキャン順序回路の組み合わせ回路部分等の故障検出の対象回路に対するテストについての生成装置、生成方法及びプログラムに関する。

特許請求の範囲 【請求項1】 与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値1若しくは論理値0の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合の故障モデルを維持しつつ又は故障検出率を維持しつつ若しくは向上させつつ新たな集合を生成する生成装置であって、
前記論理回路内の特定の内部信号線を抽出する特定内部信号線抽出手段と、
前記特定の内部信号線を、当該特定の内部信号線が有する論理値に基づいて区別する特定内部信号線区別手段と、
前記入力ビットにおける論理ビット及び未定値ビットとすべきビットを特定する特定手段とを備え、
前記特定の内部信号線には後段回路が接続されており、
前記特定手段が、
前記特定内部信号線抽出手段により抽出された前記特定の内部信号線であって、前記特定内部信号線区別手段により、前記後段回路を活性化させるそれぞれに指定される論理値を有している第一の特定内部信号線、前記後段回路を非活性化させるそれぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に区別された内部信号線に関し、
前記与えられた集合に基づき、前記故障モデルを維持しながら又は前記故障検出率を維持しながら若しくは向上させながら、
前記第一の特定内部信号線が有する当該各指定される論理値の少なくとも一つを未定値の状態に変更させること、
前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、
前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、
少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、
特定する、生成装置。
【請求項2】 前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線である、請求項1記載の生成装置。
【請求項3】 前記特定の内部信号線に論理値1又は論理値0を割り当てる割当手段をさらに備え、
前記割当手段が、前記特定手段により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、
前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当て、
前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当てる、請求項2記載の生成装置。
【請求項4】 与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値1若しくは論理値0の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合の故障モデルを維持しつつ又は故障検出率を維持しつつ若しくは向上させつつ新たな集合を生成する生成方法であって、
特定内部信号線抽出手段が、前記論理回路内の特定の内部信号線を抽出する特定内部信号線抽出処理と、
特定内部信号線区別手段が、前記特定の内部信号線を、当該特定の内部信号線が有する論理値に基づいて区別する特定内部信号線区別処理と、
特定手段が、前記入力ビットにおける論理ビット及び未定値ビットとすべきビットを特定する特定処理とを含み、
前記特定の内部信号線には後段回路が接続されており、
前記特定処理において、前記特定手段が、
前記特定内部信号線抽出処理において抽出された前記特定の内部信号線であって、前記特定内部信号線区別処理において、前記後段回路を活性化させるそれぞれに指定される論理値を有している第一の特定内部信号線、前記後段回路を非活性化させるそれぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に区別された内部信号線に関し、
前記与えられた集合に基づき、前記故障モデルを維持しながら又は前記故障検出率を維持しながら若しくは向上させながら、
前記第一の特定内部信号線が有する当該各指定される論理値の少なくとも一つを未定値の状態に変更させること、
前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、
前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、
少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、
特定する、生成方法。
【請求項5】 前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線である、請求項4記載の生成方法。
【請求項6】 割当手段が、前記特定処理により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、
前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当て、
前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当てる、
割当処理を含む、請求項5記載の生成方法。
【請求項7】 請求項4から6のいずれかに記載の生成方法をコンピュータに実行させることが可能なプログラム。
産業区分
  • 試験、検査
  • 演算制御装置
国際特許分類(IPC)
Fターム
画像

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JP2010525650thum.jpg
出願権利状態 権利存続中
参考情報 (研究プロジェクト等) WO2010/021233
詳細は、下記「問合せ先」まで直接お問い合わせください。


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