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半導体積層構造およびこれを用いた半導体素子 コモンズ

国内特許コード P120008036
掲載日 2012年10月19日
出願番号 特願2012-135627
公開番号 特開2014-003056
出願日 平成24年6月15日(2012.6.15)
公開日 平成26年1月9日(2014.1.9)
発明者
  • 江川 孝志
出願人
  • 国立大学法人 名古屋工業大学
発明の名称 半導体積層構造およびこれを用いた半導体素子 コモンズ
発明の概要 【課題】Si等の基板上にバッファ層および歪超格子層を設け、さらにGaN系のデバイス層を設けた半導体積層構造の反りを低減する。
【解決手段】Si等の基板上にAlGa1-XNからなるバッファ層、AlGa1-XNからなる歪超格子層またはAlGa1-XNからなる組成傾斜層、さらにAlGa1-XNからなるデバイス層を順次設けた半導体積層構造であって、InGa1-YNからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設ける。より好ましくは当該歪超格子層または当該組成傾斜層と当該デバイス層との間にInGa1-YNからなる層を設ける。
【選択図】 図4
従来技術、競合技術の概要



窒化物半導体は、電界効果トランジスタ等の電子デバイス、あるいは、可視光領域から紫外光領域の短波長帯における受発光デバイスの活性材料として、近年盛んに研究開発が行われている。





一般的に、前記窒化物半導体は、サファイア、SiC又はSi等からなる基板上に形成される。特に、Si単結晶基板(以下、「Si基板」という)は、大面積が低価格で入手でき、結晶性及び放熱性に優れ、さらに、へき開やエッチングが容易で、プロセス技術が成熟しているといった多くの利点を具えている。





しかし、前記窒化物半導体とSi基板とでは、格子定数や熱膨張係数が大きく異なるため、Si基板上に窒化物半導体を成長させた場合、成長した窒化物半導体は、ウェーハとして反る、あるいはクラックやピット(点状欠陥)が発生するという問題があった。特に反りが大きいと、デバイス加工としてプロセスが困難となり、また素子として耐圧が低いなど大きな課題となっている。





上記問題を解決するための手段としては、前記Si基板と窒化物半導体層との間にバッファ層を形成することで、反りあるいはクラックを抑制する技術が知られている。例えば、特許文献1では、Si基板の上に、窒化物半導体からなり、組成的に勾配を付けたAlGa1-XN等からなる転移層(バッファ層)を形成し、該転移層の上に窒化ガリウムを形成してなる半導体材料が開示されている。





また、特許文献2では、Si基板上に、高Al含有層と、低Al含有層とを交互に複数層積層してなるAlN系超格子複合層を形成し、該AlN系超格子複合バッファ層上に窒化物半導体層を形成してなる窒化物半導体素子が開示されている。





しかしながら、特許文献1及び2に記載の半導体材料では、いずれも前記窒化物半導体層に発生する反りあるいはクラックの抑制については十分でなかった。





一方、特許文献3および4では、反りの少ない半導体積層基板を得るため、2インチ径で330μm厚のサファイア基板上に、30nm厚のGaNバッファ層を設けた後、GaN層とGaの一部をInで置換したInGaN層からなる中間層を設け、さらにAlGaN系の膜を20~30nmの厚みで形成した半導体積層構造の反りが10~25nmであることが開示されている。





しかし、特許文献3および4で用いたサファイア基板のヤング率はSi基板のヤング率の2~3倍であり、相対的に反りが小さくなること、また、基板の径を2インチから4インチへと大きくすれば反りは4倍程度大きくなることが予想され、さらに歪緩和のための中間層上のAlGaNの膜厚が小さく、中間層の歪緩和効果が十分には確認されていない。

産業上の利用分野



本発明は、電界効果トランジスタ(FET)、発光ダイオード(LED)等の半導体素子に用いられる半導体積層構造であって、特に反りおよびクラックの発生を抑制した、結晶品質の優れたSi基板を用いた半導体積層構造およびこれを用いた半導体素子に関するものである。

特許請求の範囲 【請求項1】
基板上にAlGa1-XNからなるバッファ層、AlGa1-XNからなる歪超格子層またはAlGa1-XNからなる組成傾斜層、さらにAlGa1-XNからなるデバイス層を順次設けた半導体積層構造であって、室温~1200℃における前記基板の熱膨張係数が前記AlGa1-XNのいずれの層の熱膨張係数より小さく、InGa1-YNからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設けた半導体積層構造。

【請求項2】
前記バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも前記InGa1-YNからなる層が小さいヤング率を有する請求項1に記載の半導体積層構造。

【請求項3】
InGa1-YNからなる層を前記歪超格子層または前記組成傾斜層と前記デバイス層との間に設けた請求項1または2に記載の半導体積層構造。

【請求項4】
前記基板がSi基板である請求項1~3のいずれかに記載の半導体積層構造。

【請求項5】
前記InGa1-YNからなる層が、0.05≦Y≦0.20、層の厚みが5~50nmである請求項1~4のいずれかに記載の半導体積層構造。

【請求項6】
前記AlGa1-XNからなるバッファ層がX≧0.2の1層または2層からなり,厚みの合計が30~500nmである請求項1~5のいずれかに記載の半導体積層構造。

【請求項7】
前記AlGa1-XNからなる歪超格子層がAlN/GaN、AlGa1-XN(0<X<1)/AlN、AlGa1-XN(0<X<1)/GaNのいずれかの組み合わせを交互に繰り返した層であり、各層の厚みが1~30nmで合計積層数が200以下である請求項1~6のいずれかに記載の半導体積層構造。

【請求項8】
前記AlGa1-XNからなる組成傾斜層が膜成長方向に連続または不連続にX(0≦X≦1)が減少し、膜厚の合計が0.2~6.0μmである請求項1~6のいずれかに記載の半導体積層構造。

【請求項9】
前記AlGa1-XNからなるデバイス層が厚み0.5~7.0μmのGaNからなる層を含む請求項1~8のいずれかに半導体積層構造。

【請求項10】
請求項1~9のいずれかに記載の半導体積層構造を用いた半導体素子。

【請求項11】
前記半導体素子がHEMT素子である請求項10に記載の半導体素子。
国際特許分類(IPC)
Fターム
画像

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JP2012135627thum.jpg
出願権利状態 公開
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