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半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路

国内特許コード P120008137
整理番号 08168
掲載日 2012年11月1日
出願番号 特願2009-107148
公開番号 特開2010-258242
登録番号 特許第5493219号
出願日 平成21年4月24日(2009.4.24)
公開日 平成22年11月11日(2010.11.11)
登録日 平成26年3月14日(2014.3.14)
発明者
  • 中島 安理
出願人
  • 国立大学法人広島大学
発明の名称 半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路
発明の概要 【課題】高速かつ高精度に、確率的な動作を実行する。
【解決手段】2D-TJA14は、ソース領域12とドレイン領域13とを接続する抵抗線網である。2D-TJA14では、複数のドット20が形成されている。ゲート電極G1、G2は、2D-TJA14の複数のドット20各々と容量結合されている。2D-TJA14は、ドット20間を接続する抵抗線網によって微小トンネル接合が形成されている。ドット20のサイズは実質的に均一であり、微小トンネル接合のサイズも実質的に均一である。
【選択図】図8
従来技術、競合技術の概要



微小トンネル接合における単電子トンネル現象を利用した単電子動作により、動作する単電子デバイスが提案されている。単電子デバイスは、確率的に動作する。この確率性を積極的に利用して、既存のCMOS(Complementary Metal Oxide Semiconductor)デバイスでは実現が困難な知能的処理を実現できることが知られている(例えば、特許文献1、非特許文献1参照)。

産業上の利用分野



本発明は、半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路に係り、特に、微小トンネル接合を有する半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路に関する。

特許請求の範囲 【請求項1】
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを接続する抵抗線網であって、複数の分岐部と、該分岐部間を接続する複数の微小トンネル接合部とが形成された抵抗線網と、
前記複数の分岐部各々と容量結合され、第1の電圧信号が印加される第1のゲート電極と、
前記複数の分岐部各々と容量結合され、第2の電圧信号が印加される第2のゲート電極と、
を備え、
前記抵抗線網では、
前記分岐部のサイズが均一であるとともに、前記微小トンネル接合部のサイズが均一である半導体素子。

【請求項2】
前記抵抗線網が、電子線露光によるパターン転写により、形成されている、
ことを特徴とする請求項1に記載の半導体素子。

【請求項3】
記抵抗線網の前記微小トンネル接合部の線幅のばらつきが、10nm以内である、
ことを特徴とする請求項1又は2に記載の半導体素子。

【請求項4】
前記抵抗線網では、前記分岐部がマトリクス状に配置されている、
ことを特徴とする請求項1乃至3のいずれか一項に記載の半導体素子。

【請求項5】
請求項1に記載の半導体素子を備える論理ゲート。

【請求項6】
請求項1に記載の半導体素子を備えるビットコンパレータ。

【請求項7】
請求項6に記載のビットコンパレータを備える確率的連想処理回路。
国際特許分類(IPC)
Fターム
画像

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JP2009107148thum.jpg
出願権利状態 登録


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