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A/D変換集積回路

国内特許コード P130008562
掲載日 2013年2月26日
出願番号 特願2011-516058
登録番号 特許第5382885号
出願日 平成22年5月27日(2010.5.27)
登録日 平成25年10月11日(2013.10.11)
国際出願番号 JP2010059022
国際公開番号 WO2010137660
国際出願日 平成22年5月27日(2010.5.27)
国際公開日 平成22年12月2日(2010.12.2)
優先権データ
  • 特願2009-128155 (2009.5.27) JP
発明者
  • 川人 祥二
出願人
  • 国立大学法人静岡大学
発明の名称 A/D変換集積回路
発明の概要 デジタル信号を伝える導体からの容量結合によるノイズの伝搬を低減可能な複数のA/D変換器を含むA/D変換集積回路を提供する。A/D変換器13では、入力15は、A/D変換されるべきアナログ信号SAを受ける。出力17は、該アナログ信号SAを表す所定ビット数のデジタル信号SDの少なくとも一部分を提供する。サブA/D変換回路19は、アナログ信号SAを受けてデジタル信号SDのうちの一又は複数のビット値を表す信号SDPを生成すると共に、信号SDPを出力17に提供する。制御回路21の入力21aは、サブA/D変換回路19の出力19aに接続されており、また信号SDPに応じた制御信号SCONTを提供する。この制御信号SCONTは、電圧レベルL1から電圧レベルL2への遷移と、電圧レベルL2から電圧レベルL1への遷移とを含む波形を有する。
従来技術、競合技術の概要



特許文献1には、冗長なデジタル/アナログ変換素子を用いてデジタル/アナログ変換を行うデジタル/アナログ変換回路が記載されている。特許文献1の背景技術によれば、デジタル/アナログ変換回路は、デルタ・シグマ型のアナログデジタル変換器に使用される。デジタル/アナログ変換回路の出力波形にはRTZ波形又はNRTZ波形が用いられる。





特許文献2には、オーディオ信号(1ビットのデジタル信号)をアナログ信号に変換するD/Aコンバータが記載されている。特許文献2の背景技術によれば、D/Aコンバータの出力にRTZ波形が用いられる。

産業上の利用分野



本発明は、複数のA/D変換器を含むA/D変換集積回路に関する。

特許請求の範囲 【請求項1】
複数のA/D変換器を含むA/D変換集積回路であって、
各A/D変換器は、
A/D変換されるべきアナログ信号を受ける入力と、
該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、
前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表すサブデジタル信号を生成すると共に、該サブデジタル信号を前記出力に提供するサブA/D変換回路と、
前記サブA/D変換回路の出力に接続され、前記サブデジタル信号を変調したRTZ信号を発生するRTZ波形発生回路と、
D/A変換回路と、
複数のキャパシタ、スイッチ素子及び演算増幅回路からなり、少なくとも前記キャパシタの1つが前記演算増幅回路の仮想接地端子に前記スイッチ素子を介して接続されてなるスイッチキャパシタ増幅回路と、
前記RTZ信号をデジタル信号にエンコードした信号を保持する記憶回路を備え、前記記憶回路の出力を前記D/A変換回路に出力するRTZ信号受信回路と、
を備えたA/D変換集積回路。

【請求項2】
前記RTZ波形発生回路の前記RTZ信号は、前記演算増幅回路の仮想接地端子に接続される前記スイッチ素子の状態が変化しない期間において、第1の電圧レベルから第2の電圧レベルへの遷移と前記第2の電圧レベルから前記第1の電圧レベルへの遷移とが同数の遷移数を含む波形からなる、請求項1に記載されたA/D変換集積回路。

【請求項3】
前記RTZ波形発生回路の前記RTZ信号は、前記演算増幅回路の仮想接地端子が仮想接地状態にある期間において、第1の電圧レベルから第2の電圧レベルへの遷移と前記第2の電圧レベルから前記第1の電圧レベルへの遷移とが同数の遷移数を含む波形からなる、請求項1または請求項2に記載されたA/D変換集積回路。

【請求項4】
前記RTZ波形発生回路の前記RTZ信号は、サブA/D変換回路の出力を前記D/A変換回路に戻す巡回動作モードと、前記演算増幅回路が演算処理を行う演算処理モードからなる巡回A/D変換動作において、前記巡回動作モードの期間に、第1の電圧レベルから第2の電圧レベルへの遷移と前記第2の電圧レベルから前記第1の電圧レベルへの遷移とが同数の遷移数を含む波形からなる、請求項1、請求項2、及び請求項3のいずれか一項に記載されたA/D変換集積回路。

【請求項5】
複数のA/D変換器を含むA/D変換集積回路であって、
各A/D変換器は、
A/D変換されるべきアナログ信号を受ける入力と、
該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、
前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表す信号を生成すると共に、該信号を前記出力に提供するサブA/D変換回路と、
前記サブA/D変換回路の出力に接続され、前記信号に応じた第1の制御信号を提供する制御回路と、
D/A変換器、第1のキャパシタ、第2のキャパシタ及び演算増幅回路を有する信号処理回路と、
を備え、
前記D/A変換器は、前記制御回路からの前記第1の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じたアナログ出力値を提供する出力を含むD/A変換回路とを含み、
前記信号処理回路は信号処理及び信号保持の少なくともいずれか一方を行い、前記信号処理では、前記D/A変換回路の前記出力と前記演算増幅回路の入力との間に前記第1のキャパシタを接続すると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第2のキャパシタを接続し、前記信号保持では前記第1のキャパシタが前記演算増幅回路の前記入力から切り離されると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第2のキャパシタを接続され、
前記第1の制御信号は、第1の電圧レベルから第2の電圧レベルへの遷移の数と前記第2の電圧レベルから前記第1の電圧レベルへの遷移の数とが同数である波形を有する、A/D変換集積回路。

【請求項6】
複数のA/D変換器を含むA/D変換集積回路であって、
各A/D変換器は、
A/D変換されるべきアナログ信号を受ける入力と、
該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、
前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表す信号を生成すると共に、該信号を前記出力に提供するサブA/D変換回路と、
前記サブA/D変換回路の出力に接続され、前記信号に応じた第1の制御信号を提供する制御回路と、
D/A変換器、第1のキャパシタ、第2のキャパシタ及び演算増幅回路を有する信号処理回路と、
を備え、
前記D/A変換器は、前記制御回路からの前記第1の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じたアナログ出力値を提供する出力を含むD/A変換回路とを含み、
前記信号処理回路は、前記D/A変換回路の前記出力と前記演算増幅回路の入力との間に前記第1のキャパシタを接続すると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第2のキャパシタを接続して信号処理を行い、
前記第1の制御信号は、前記第1及び第2のキャパシタが接続される前記演算増幅回路の入力が直流的にも交流的にも高インピーダンス状態である期間において第1の電圧レベルから第2の電圧レベルへの遷移と前記第2の電圧レベルから前記第1の電圧レベルへの遷移とが同数の遷移数を含む波形を有する、A/D変換集積回路。

【請求項7】
前記第1の制御信号は、前記D/A変換器の前記記憶回路と前記制御回路とを接続する導体を伝播し、
前記導体は、前記演算増幅回路の前記入力に前記信号処理の際に接続される導体領域と寄生キャパシタを介して容量的に結合されている、請求項5又は請求項6に記載されたA/D変換集積回路。

【請求項8】
前記制御回路は、前記信号に応じた第2の制御信号を提供し、
前記記憶回路は、前記第2の制御信号をラッチし、
前記第2の制御信号は、第3の電圧レベルから第4の電圧レベルへの遷移と、前記第4の電圧レベルから前記第3の電圧レベルへの遷移とを含む波形を有し、
前記第1の制御信号の前記波形における前記第2の電圧レベルの持続時間は、前記第2の制御信号の前記波形における前記第4の電圧レベルの持続時間と異なる、請求項5~請求項7のいずれか一項に記載されたA/D変換集積回路。

【請求項9】
前記制御回路は、前記信号に応じた第3の制御信号を提供し、
前記記憶回路は、前記第3の制御信号をラッチし、
前記第3の制御信号は、第5の電圧レベルから第6の電圧レベルへの遷移と、前記第6の電圧レベルから前記第5の電圧レベルへの遷移とを含む波形を有し、
前記第3の制御信号の前記波形における前記遷移の間隔は、前記第1の制御信号の前記波形における前記遷移の間隔と異なり、
前記第3の制御信号の前記波形における前記遷移の間隔は、前記第2の制御信号の前記波形における前記遷移の間隔と異なる、請求項8に記載されたA/D変換集積回路。

【請求項10】
前記制御回路は、前記信号に応じた第4の制御信号を提供し、
前記記憶回路は、前記第4の制御信号をラッチし、
前記第4の制御信号は、一定の電圧レベルの波形を有する、請求項8に記載されたA/D変換集積回路。

【請求項11】
前記記憶回路は、第1のラッチ信号に応じて動作する第1のラッチ回路と、第2のラッチ信号に応じて動作する第2のラッチ回路とを含み、
前記第1のラッチ信号のラッチタイミングは前記第2のラッチ信号のラッチタイミングと異なる、請求項8~請求項10のいずれか一項に記載されたA/D変換集積回路。

【請求項12】
前記信号処理によって生成された演算値を前記信号処理回路の出力を介して前記信号処理回路の入力に帰還する帰還経路を更に備え、
前記A/D変換器は、巡回A/D変換を行う、請求項5~請求項11のいずれか一項に記載されたA/D変換集積回路。

【請求項13】
前記信号処理回路は、前記アナログ信号を受ける入力と、第3のキャパシタとを含み、
前記信号処理において、前記第3のキャパシタは、前記信号処理回路の入力と前記演算増幅回路の前記入力との間に接続される、請求項5~請求項11のいずれか一項に記載されたA/D変換集積回路。

【請求項14】
前記信号処理回路は、前記制御回路からの第5の制御信号をラッチする別の記憶回路と、該別の記憶回路の格納値に応じた出力値を提供する出力を有する別のD/A変換回路とを含み、
前記第5の制御信号は、第7の電圧レベルから第8の電圧レベルへの遷移と、前記第8の電圧レベルから前記第7の電圧レベルへの遷移とを含む波形を有する、請求項13に記載されたA/D変換集積回路。

【請求項15】
センサ素子を含むセンサ回路のセンサアレイを備え、
前記A/D変換器は、前記センサアレイのカラムに配置され、
前記アナログ信号は前記センサアレイによって提供される、請求項5~請求項14のいずれか一項に記載されたA/D変換集積回路。
産業区分
  • 基本電子回路
国際特許分類(IPC)
Fターム
画像

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出願権利状態 登録
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