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半導体メモリ装置およびその製造方法 新技術説明会

国内特許コード P130008973
整理番号 120109JP01
掲載日 2013年4月4日
出願番号 特願2012-270226
公開番号 特開2014-116495
登録番号 特許第6044931号
出願日 平成24年12月11日(2012.12.11)
公開日 平成26年6月26日(2014.6.26)
登録日 平成28年11月25日(2016.11.25)
発明者
  • 須田 良幸
  • 佐藤 芳彦
出願人
  • 国立大学法人東京農工大学
発明の名称 半導体メモリ装置およびその製造方法 新技術説明会
発明の概要 【課題】ダイオード特性を有する半導体メモリ装置を提供する。
【解決手段】本発明に係る半導体メモリ装置100は、n型の第1半導体層10と、第1半導体層10上に形成され、電子を捕獲する電子捕獲層20と、電子捕獲層20上に形成されたp型の第2半導体層30と、第1半導体層10と電気的に接続された第1電極40と、第2半導体層30と電気的に接続された第2電極50と、を含み、電子捕獲層20は、炭素とシリコンとを含む層であって、第1電極40と第2電極50との間に電圧が印加されることによって、第2半導体層30との界面において、電子を捕獲および放出する層である。
【選択図】図1
従来技術、競合技術の概要



パーソナルコンピュータ産業分野と双璧をなす、製造・家電・交通移動体・携帯機器などの産業・民生電子機器分野は、巨大な半導体産業分野である。この分野では、高密度、大容量で、書き換え可能な不揮発性メモリが必要とされる。これまで、不揮発性メモリとして、フラッシュメモリなどが巨大な規模で用いられていた。しかし、これらのメモリの多くは、1メモリ素子に1トランジスタが必要な3端子素子である。今後のさらなる高密度化・大容量化・コンパクト化に対応できる最も期待されるメモリは、素子面積を極小化できる2端子のみで書き込み、消去、読み出しの全てのメモリ機能操作が可能なメモリでる。このような2端子のメモリは、抵抗変化型RAM(Resistive Random Access Memory:ReRAM)として実現される(特許文献1,2参照)。





例えば特許文献1には、2端子メモリとして、SiC層を用いた不揮発性抵抗変化型メモリが記載されている。この2端子メモリは、Si基板上にSiC層を形成し、SiC層上にSiO層を形成し、SiO層上にSiO層を形成して構成されている。この2端子メモリは、電子がSiO層等に発生するドナー型欠陥に捕獲されるとON状態となり、電子がドナー型欠陥から放出されるとOFF状態となる。そして、ON状態を理論値“1”の記憶、OFF状態を理論値“0”の記憶とするメモリ動作として対応させることができる。例えば、OFF状態からON状態に遷移することは、情報“1”の書き込みに対応し、ON状態からOFF状態に遷移することは、情報の消去または情報“0”の書き込みに対応する。

産業上の利用分野



本発明は、半導体メモリ装置およびその製造方法に関する。

特許請求の範囲 【請求項1】
n型の第1半導体層と、
前記第1半導体層上に形成され、電子を捕獲する電子捕獲層と、
前記電子捕獲層上に形成されたp型の第2半導体層と、
前記第1半導体層と電気的に接続された第1電極と、
前記第2半導体層と電気的に接続された第2電極と、
を含み、
前記電子捕獲層は、
炭素とシリコンとを含む層であって、前記第1電極と前記第2電極との間に電圧が印加されることによって、前記第2半導体層との界面において、電子を捕獲および放出する層である、半導体メモリ装置。

【請求項2】
請求項1において、
前記第2半導体層は、酸化物半導体層である、半導体メモリ装置。

【請求項3】
請求項1または2において、
前記第2半導体層は、酸化銀層である、半導体メモリ装置。

【請求項4】
請求項1ないし3のいずれか1項において、
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiC層(ただし、0≦x≦1、0<y≦2)と、を有する、半導体メモリ装置。

【請求項5】
請求項1ないし4のいずれか1項において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みが行われる、半導体メモリ装置。

【請求項6】
n型の第1半導体層上に、炭素とシリコンとを含む第1層を形成する工程と、
前記第1層上に、金属を含む第2層を形成する工程と、
前記第2層を酸化して、p型の第2半導体層を形成し、前記第1層の前記第2層との界面を酸化して、電子を捕獲する電子捕獲層を形成する工程と、
前記第1半導体層と電気的に接続される第1電極、および前記第2半導体層と電気的に接続される第2電極を形成する工程と、
を含み、
前記第1電極と前記第2電極との間に電圧を印加することによって、前記電子捕獲層は、前記第2半導体層との界面において、電子を捕獲および放出する、半導体メモリ装置の製造方法。

【請求項7】
請求項6において、
前記第2層が含む金属は、銀であり、
前記第2半導体層は、酸化銀層である、半導体メモリ装置の製造方法。

【請求項8】
請求項6または7において、
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiC層(ただし、0≦x≦1、0<y≦2)と、を有するように形成される、半導体メモリ装置の製造方法。

【請求項9】
請求項6ないし8のいずれか1項において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みを行う、半導体メモリ装置の製造方法。
国際特許分類(IPC)
Fターム
画像

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JP2012270226thum.jpg
出願権利状態 登録
※ 国立大学法人東京農工大学では、先端産学連携研究推進センターにおいて、知的財産の創出・権利化・活用に取り組んでいます。上記の特許・技術の内容および導入に興味・関心がありましたら、当センターまでお気軽にお問い合わせください。


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