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位相同期ループ回路及びデッドゾーン生成回路

国内特許コード P130009358
整理番号 11126
掲載日 2013年6月12日
出願番号 特願2012-170091
公開番号 特開2014-030120
登録番号 特許第5958812号
出願日 平成24年7月31日(2012.7.31)
公開日 平成26年2月13日(2014.2.13)
登録日 平成28年7月1日(2016.7.1)
発明者
  • 吉川 公麿
  • 外谷 昭洋
  • 十河 健太
出願人
  • 国立大学法人広島大学
発明の名称 位相同期ループ回路及びデッドゾーン生成回路
発明の概要 【課題】より高精度な発振制御が可能となる位相同期ループ回路及びデッドゾーン生成回路を提供する。
【解決手段】位相周波数比較回路11は、基準パルス信号Refの立ち上がりと帰還パルス信号Divの立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する。デッドゾーン生成回路12は、位相周波数比較回路11から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、基準パルス信号Ref及び帰還パルス信号Divのうちの立ち上がりの遅い方の反転信号との論理積を、位相差パルス信号として出力する。チャージポンプ13は、位相差パルス信号に応じた電流パルスを生成する。ループフィルタ15は、チャージポンプ13で生成された電流パルスに基づいて、電圧制御発振器10へ入力する電圧を生成する。
【選択図】図1
従来技術、競合技術の概要



PLL回路は、一般的に、出力信号のN分の1の周波数の帰還信号を参照信号の周波数と比較することにより、出力信号の発振周波数を参照信号の周波数のN倍の周波数に安定させる回路である。PLL回路では、参照信号と帰還信号の位相の比較も行うため、参照信号に対する出力信号の同期精度を高めることができる。





PLL回路は、通信機器やデジタル機器に必須の発振回路である。PLL回路は、通信機器やデジタル機器の動作周波数や動作タイミングを決定する重要な役割を担っている。例えば、アナログ信号をデジタル信号に変換するアナログ-デジタル変換回路の特性限界は、発振周波数の精度により制限されている。このため、PLL回路における出力信号の発振周波数の同期精度を向上して、通信速度やデジタル回路の処理能力を上げることが期待されている。





図20には、従来のPLL回路の発振特性の一例が示されている。図20では、横軸は周波数で、縦軸が出力信号のパワーである。図20に示すように、PLL回路の出力パワーは、参照信号finのN(Nは分周比)倍の周波数、すなわち発振周波数(fout=fin×N)にピークを持っているが、発振周波数の回りに大きな雑音成分(位相雑音)を持っている。PLL回路の出力信号の発振周波数の同期精度の向上の妨げとなっているのが、このような雑音成分である。





図21には、発振周波数近傍の従来のPLL回路の雑音特性の一例が示されている。図21では、横軸が発振周波数foutからの離調周波数foffsetであり、縦軸が位相雑音L(f)である。PLL回路の位相雑音は、参照信号及びそれぞれの回路ブロック、すなわち位相周波数比較回路(PFD)、チャージポンプ(CP)、ループフィルタ(LF)、電圧制御発振回路(VCO)、分周器(Divider)から発生する雑音の和になる(図22参照)。





位相雑音L(f)は、参照信号及びそれぞれの回路ブロックの雑音特性への寄与率、寄与特性は、ループ帯域fLOOPと呼ばれる帰還ループの特性により決定づけられる。例えば、foffsetが低い領域Aにおける位相雑音L(f)は、主として参照信号に含まれる雑音によるものである。また、foffsetが領域Aよりも高くfLOOPよりも低い領域Bにおける位相雑音L(f)は、主として位相周波数比較回路(PFD)、チャージポンプ(CP)、分周器に起因するものである。また、foffsetがfLOOPよりも高い領域Cにおける位相雑音L(f)は、主として電圧制御発振回路(VCO)に起因するものである。





このような位相雑音は、発振波形の周期のばらつき(ジッタ)の原因となる。ジッタは、以下の式(1)に基づいて導出可能である。

【数1】






ここで、f0は、発振周波数であり、L(f)は、上述のとおり位相雑音である。また、fHは、上側周波数であり、fLは、下側周波数である。





また、従来のPLL回路のループ帯域fLOOP内の位相周波数比較器(PFD)及びチャージポンプ(CP)に起因する位相雑音Lin_band,PFD+CP(f)は、以下の式(2)に示すように、PLL回路の構成要素の一部である分周器の分周比Nの二乗に比例することが明らかとなっている。

【数2】






ここで、Siは、位相周波数比較器(PFD)及びチャージポンプ(CP)が寄与するパワースペクトル密度であり、KΦはPFD及びCPのゲインである。





ジッタにより、アナログ-デジタル変換器や通信システムの性能が劣化する。このため、近年では、無線通信システムの高速化に伴い、高精度(低ジッタ)のPLL回路の登場が求められている。そこで、実質的に分周器を不要とするサブサンプリングPLL回路が提案されている(例えば、非特許文献1参照)。





図22には、このサブサンプリングPLL回路の構成が示されている。図22に示すように、このサブサンプリングPLL回路は、周波数帰還ループと位相帰還ループ(メインループ)との2つの制御ループを有している。2つの制御ループは、ともに電圧制御発振器を制御するためのものであるが、それぞれ異なる特徴を有する。まず、周波数帰還ループには、分周器(Divider)が設けられているが、位相帰還ループには分周器(Divider)が設けられていない。また、周波数帰還ループには、デッドゾーン(Dead Zone)生成回路が設けられており、位相帰還ループには、パルサ(Pulser)が設けられている。





パルサは、位相比較回路から出力される信号が、正確に位相差を示しているタイミングだけ、チャージポンプ(CP)をオンにするための信号を出力している。デッドゾーン生成回路は、位相周波数比較回路(PFD)から入力される参照信号と帰還信号との位相差を示す信号を出力する。デッドゾーン生成回路は、その信号で示される位相差が、参照信号の半周期内であれば、その出力を0とする。





すなわち、デッドゾーン生成回路では、参照信号の半周期をデッドゾーン(不感帯)としている。このデッドゾーン生成回路の作用により、このサブサンプリングPLL回路は、周波数帰還ループで出力信号の周波数及び位相を参照信号の周波数及び位相にラフに合わせた後、位相帰還ループで位相を調整するように動作する。





この結果、最終的には、このPLL回路は、分周器のない位相帰還ループのみで動作するようになるので、分周器からの雑音は位相帰還ループに混入することがない。また、分周比が1となるため、チャージポンプの雑音がNによって増大することがなく、帯域内の雑音を低減することが可能となる。

産業上の利用分野



本発明は、位相同期ループ(Phase Locked Loop;PLL)回路及びデッドゾーン生成回路に関する。

特許請求の範囲 【請求項1】
分周器を介した電圧制御発振器からの第1の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第1の制御ループと、前記分周器を介さない前記電圧制御発振器からの第2の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第2の制御ループとを備える位相同期ループ回路であって、
前記第1の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第1の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第1の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第1の制御ループに前記第2の制御ループから独立して設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える位相同期ループ回路。

【請求項2】
前記デッドゾーン生成回路は、
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
ことを特徴とする請求項1に記載の位相同期ループ回路。

【請求項3】
前記電圧制御発振器が、リング型である、
ことを特徴とする請求項1又は2に記載の位相同期ループ回路。

【請求項4】
分周器を介した電圧制御発振器からの第1の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第1の制御ループと、前記分周器を介さない前記電圧制御発振器からの第2の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第2の制御ループと、前記第1の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第1の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路とを備える位相同期ループ回路に設けられ、前記基準パルス信号と前記第1の帰還パルス信号との位相差が所定範囲内にある場合にその位相差を0とするデッドゾーン生成回路であって、
前記第1の制御ループに設けられ、前記位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第1の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備えるデッドゾーン生成回路。
国際特許分類(IPC)
Fターム
画像

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JP2012170091thum.jpg
出願権利状態 登録


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