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半導体記憶装置 新技術説明会

国内特許コード P130009979
整理番号 S2012-1045-N0
掲載日 2013年10月16日
出願番号 特願2012-076414
公開番号 特開2013-206512
出願日 平成24年3月29日(2012.3.29)
公開日 平成25年10月7日(2013.10.7)
発明者
  • 中村 和之
  • 齊藤 貴彦
  • 岡村 均
出願人
  • 国立大学法人九州工業大学
発明の名称 半導体記憶装置 新技術説明会
発明の概要

【課題】回路を構成する各トランジスタの設計サイズに依らず、マージン設計なしに安定動作可能な半導体記憶装置の提供。
【解決手段】D端子(D)、クロック端子(φ)、及びQ端子(Q)を有し、クロック端子(φ)のライト選択信号がアサートされるとビット線からD端子(D)のデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー/ホールドされる電圧の反転値をQ端子(Q)から出力するDラッチ回路2、並びにDラッチ回路2のQ端子(Q)とデータ線(D)の間に接続され、リード選択信号がアサートされるとQ端子(Q)の電圧の反転値をビット線(D)へ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ3を具備するメモリセル1とを備えた。
【選択図】図1

従来技術、競合技術の概要


従来から、SRAM(Static Random Access Memory)に使用される半導体記憶装置として、6トランジスタSRAMメモリセル(以下、「6T-SRAM」という。)が広く用いられている。図9は6T-SRAMの基本的な回路構成を表す図である。1つの6T-SRAMにつき、6個のMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(M1~M6)と2本のビット線BL,BLBと1本のワード線WLが使用される。MISFET(M1,M2)と、MISFET(M3,M4)とは、其々、CMIS(Complementary Metal-Insulator-Semiconductor)インバータ(INV1,INV2)を構成し、MISFET(M5,M6)は、ワード線(WL)により通断されるトランスミッション・ゲートを構成する。CMISインバータ(INV1,INV2)は互いにクロスカップリングされ、インバータ・ラッチ回路(フリップ・フロップ)が構成されている。そして、両CMISインバータ(INV1,INV2)の入力は、其々、トランスミッション・ゲート(M5,M6)を介して、ビット線(BL,BLB)に接続されている。



リード動作時には、ワード線(WL)をHレベルとしてトランスミッション・ゲート(M5,M6)を導通状態とすることにより、両ビット線(BL,BLB)に、インバータ・ラッチ回路にラッチされた状態値が出力される。一方、ライト動作時には、書き込み値に応じて、ビット線(BL,BLB)のうち一方をHレベル、他方をLレベルとして書き込み値を設定し、この状態でワード線(WL)をHレベルとしてトランスミッション・ゲート(M5,M6)を導通状態とする。これにより、インバータ・ラッチ回路に書き込み値が設定される。



しかしながら、近年では、集積回路の微細化,低電圧化に伴い、CMISインバータ及びトランスミッション・ゲートに使用されるトランジスタ(M1~M6)の製造ばらつきの問題が顕在化してきている。図10は、CMOS素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。図10のように、年々CMOS素子の低電圧化が進展してきており、それに伴ってばらつきが増大している。2010年では、ゲート長ばらつきは3σ/mean(平均(mean)に対する標準偏差(σ)の3倍値の割合)で約50%に達しており、今後さらにばらつきが増大することが容易に推測できる。このようにばらつきが増大することにより、SRAMの動作マージンが減少する。



図11は、(a)トランスミッション・ゲートのトランジスタ(M5,M6)のゲート幅に対する図9のインバータ・ラッチ回路の端子電圧(CH,CL)の関係、及び(b)6T-SRAMのリード時に於けるノイズマージンを表す図である。図11(a)において、横軸は、トランスミッション・ゲートのトランジスタ(M5,M6)のゲート幅WTNを表し、縦軸はリード/ライト時のインバータ・ラッチ回路(INV1,INV2)の端子電圧CH,CL(図9参照)を表す。点線(RD)はリード時、実線(WT)はライト時の各端子電圧である。リード時においては、ゲート幅WTNが小さく(トランスミッション・ゲートの抵抗が大きく)ても十分に読み出し可能であるが、ゲート幅WTNが大きくなるにつれてトランスミッション・ゲートの抵抗が下がり読み出し時に、インバータ・ラッチ回路の各端子からビット線(BL)へ電流が漏出するため端子電圧が低下する。そして、ゲート幅WTNがある閾値WTNRを超えると、リードの瞬間にインバータ・ラッチ回路に保持されたデータが破壊されるようになるため、メモリセルとしては成立しなくなる。一方、ライト時においては、ゲート幅WTNがあまり小さいと、トランスミッション・ゲートの抵抗が大きいため書き込みができなくなる。従って、ゲート幅WTNがある閾値WTNWより小さいと書き込みができず、メモリセルとしては成立しなくなる。従って、トランスミッション・ゲートのトランジスタ(M5,M6)のゲート幅WTNの許容範囲は、WTNW<WTN<WTNRとなる。



また、図11(b)は、SRAMの動作マージンの指標として用いられている静的ノイズマージン(SNM)を表す図であり、一般にバタフライカーブ(メガネ特性)と呼ばれる特性図である。図11(b)の横軸,縦軸は、其々、インバータ・ラッチ回路の端子電圧CL,CHを表している。VsがCMISインバータ(INV1,INV2)の閾値電圧である。また、図11(b)に示した2つの曲線は、其々、CMISインバータ(INV1,INV2)のリード時における電圧転送曲線(VTC)を表す。リード時におけるSNMは、図11(b)に示した正方形の対角線の長さで表される。



上述したように、実際のLSIの製造プロセスでは、ゲート長のばらつきや、不純物のゆらぎ等により、メモリセルを構成する各トランジスタの性能ばらつきが大きいため、上述したトランジスタ(M5,M6)の設計においては、ゲート幅WTNの最適値に対して、さらにばらつきを考慮したマージン設計が必要となる。現在のところ、このマージン設計においては、多くの場合、各トランジスタのばらつき幅を20~50%程度として設計が行われている。しかしながら、SRAM全体では、このようなメモリセルが何百万個も実装されているため、個々のメモリセルのばらつきのマージンが重畳することとなる。そのため、近い将来には、全体的に1/10~10倍の範囲のマージンを見込んだ設計が必要とされることになる。



従って、このままメモリセルの微細化・低電圧化が進み、トランジスタ性能のばらつきがさらに増大すると、現在のマージン設計では破綻することが明らかである。そこで、トランジスタ性能のばらつきに影響されないマージンフリー設計が可能なSRAMメモリセル(半導体記憶装置)が必要とされている。



かかる半導体記憶装置に関するものとしては、特許文献1,2に記載のものが公知である。図12は、特許文献1に記載のSRAMメモリセルの回路図である。このメモリセルでは、ビット線として、書き込み専用のビット線(WBL,WBLB)と読み出し専用のビット線(RBL,RBLB)とを設けるとともに、各CMISインバータ(INV1,INV2)に対し、書込専用ビット線(WBL,WBLB)に対するトランスミッション・ゲート(WT1,WT2)と、読出専用ビット線(RBL,RBLB)に対するトランスミッション・ゲート(RT1,RT2)とを設けた構成とされている。尚、図12において、カラム選択線(CSL)は、データを書き込むセルのカラムを選択する線である。また、カラム選択用トランジスタ(CT1,CT2)は、カラム選択線(CSL)の電圧値によって通断される、カラム選択用のトランスミッション・ゲートである。



このように、読み出し専用のトランスミッション・ゲート(RT1,RT2)と、書き込み専用のトランスミッション・ゲート(WT1,WT2)とを独立して設けることによって、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。従って、図11において、書込用トランスミッション・ゲート(WT1,WT2)のゲート幅はWTNW以上であればよく、読出用トランスミッション・ゲート(RT1,RT2)のゲート幅はWTNR以下であればよいため、許容ゲート幅の制約が緩やかとなり、許容閾値WTNW,WTNRに対して十分余裕をもったゲート幅に設計すれば各トランスミッション・ゲートの性能ばらつきに対する設計マージンを大きくすることが可能である。



尚、図12において、カラム選択用トランジスタ(CT1,CT2)により書き込みを行うメモリセルのカラムを選択するようにしているが、これは、書き込み時において、書き込みを行おうとするカラム以外のカラムのメモリセルが書き換えられることを防止するためである。



また、図13は、特許文献2に記載のSRAMメモリセルの回路図である。図13の回路においても、書き込み専用のビット線(BLW,BLWB)と読み出し専用のビット線(BLR)とを設けるとともに、各CMISインバータ(INV1,INV2)に対し、書込専用ビット線(BLW,BLWB)に対するトランスミッション・ゲート(WT1,WT2)と、読出専用ビット線(BLR)に対するトランスミッション・ゲート(RT1)及び読出トランジスタ(RT2)とを設けた構成とされている。この回路では、書き込み側は図12の回路と同様であるが、読み出し側は、インバータ・ラッチ回路の出力を直接読み出し専用のビット線(BLR)に接続するのではなく、高インピーダンスの読出トランジスタ(RT2)のゲートにより受けてから、トランスミッション・ゲート(RT1)を介して読み出し専用のビット線(BLR)に接続する構成とされている。これにより、図12の回路と同様、読み出し専用のトランスミッション・ゲート(RT1)及び読出トランジスタ(RT2)と、書き込み専用のトランスミッション・ゲート(WT1,WT2)とを独立して設けることで、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。また、読み出し時には高インピーダンスの読出トランジスタ(RT2)のゲートを介してラッチされた値を出力するため、読み出し時にインバータ・ラッチ回路が保持する状態値が破壊される恐れがなくなる。

産業上の利用分野


本発明は、SRAMに使用される半導体記憶装置に関し、特に、低電力・超微細プロセスにおいてもマージン設計が容易、あるいはマージンフリー設計が可能な半導体記憶装置に関する。

特許請求の範囲 【請求項1】
リードワード線及びライトワード線の対からなるワード線ペアと、
前記ワード線ペアに交差するビット線と、
前記ワード線ペアと前記ビット線の交点に対応して設けられたメモリセルと、を備え、
前記メモリセルは、
D端子、クロック端子、及びQ端子を有し、前記D端子,前記クロック端子が其々前記ビット線,前記ライトワード線に接続され、前記ライトワード線から前記クロック端子に入力されるライト選択信号がアサートされると前記ビット線から前記D端子に入力されるデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ信号の論理レベル電圧をホールドし、スルー又はホールドされる論理レベル電圧又はその反転値電圧を前記Q端子から出力するDラッチ回路と、
入力端子、制御端子、及び出力端子を有し、前記入力端子が前記Dラッチ回路の前記Q端子に接続され、前記制御端子が前記リードワード線に接続され、前記出力端子が前記ビット線に接続されており、前記リードワード線から前記制御端子に入力されるリード選択信号の論理レベル電圧がアサートされると、前記入力端子の論理レベル又はその反転値を前記出力端子から前記ビット線へ出力し、前記リード選択信号の論理レベル電圧がネゲートされると、出力状態が高インピーダンス状態となるスリーステート・バッファと、を備えたことを特徴とする半導体記憶装置。

【請求項2】
前記Dラッチ回路は、
前記D端子と前記Q端子の間に設けられ、互いに入力端子と出力端子とがループ状に接続された第1のインバータ及び第2のインバータを含むインバータ・ループと、
前記インバータ・ループに挿入されたトランスファ・ゲートであるループゲート回路と、
前記D端子と前記インバータ・ループとの間に挿入されたトランスファ・ゲートである入力ゲート回路と、を備え、
前記ループゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がネゲートされると導通状態、アサートされると非導通状態となるものであり、
前記入力ゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がアサートされると導通状態、ネゲートされると非導通状態となるものであることを特徴とする請求項1記載の半導体記憶装置。

【請求項3】
前記スリーステート・バッファは、
前記入力端子から入力される前記Dラッチ回路の出力電圧を高インピーダンスで受ける高インピーダンス入力回路と、
前記高インピーダンス入力回路の出力端子と前記ビット線との間に接続され、前記制御端子から入力される前記リード選択信号がアサートされると導通状態、ネゲートされると非導通状態となるよう通断を行う出力ゲート回路と、を備えていることを特徴とする請求項1又は2記載の半導体記憶装置。

【請求項4】
前記高インピーダンス入力回路は、CMISインバータ又はソース接地された片チャネルMISFETであることを特徴とする請求項3に記載の半導体記憶装置。

【請求項5】
複数の前記ワード線ペアと複数の前記ビット線とが格子状に配設され、両者の各交点に対応して前記メモリセルが設けられており、
読出データの論理レベル電圧を外部へ出力するための外部データ出力端子と、
書込データの論理レベル電圧を外部から入力するための外部データ入力端子と、
データの書込又は読み出しを行うメモリセルに接続する前記ビット線の列を選択する列アドレス信号を外部から入力するための列アドレス入力端子と、
ラッチ制御信号を外部から入力するためのラッチ端子と、
前記各ビット線、前記外部データ出力端子、前記外部データ入力端子、前記列アドレス入力端子及び前記ラッチ端子に接続され、前記列アドレス入力端子に入力される前記列アドレス信号に従って、前記外部データ入力端子及び前記外部データ出力端子を前記各ビット線の何れか一つに接続する列選択回路と、を備え、
前記列選択回路は、出力セレクタと、前記各ビット線の其々に対して設けられた複数のデータホールド回路及び複数の書込用セレクタと、を備え、
前記出力セレクタは、複数の入力端子、1つの出力端子及び選択制御端子を有し、前記各入力端子が前記各ビット線に其々接続され、前記出力端子が前記外部データ出力端子に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス入力端子から入力される前記列アドレス信号に従って、前記各ビット線の何れか一つを前記外部データ出力端子に接続するマルチプレクサであり、
前記各データホールド回路は、D端子、クロック端子、及びQ端子を有し、前記D端子が対応する前記ビット線に接続され、前記クロック端子が前記ラッチ端子に接続されており、前記ラッチ端子から入力される前記ラッチ制御信号に従って、対応する前記ビット線の論理レベル電圧をラッチして前記Q端子に出力するDラッチ回路であり、
前記各書込用セレクタは、2つの入力端子、1つの出力端子及び選択制御端子を有し、前記各入力端子が前記外部データ入力端子及び対応する前記データホールド回路のQ端子に其々接続され、前記出力端子が対応する前記ビット線に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス信号により対応する前記ビット線が選択された場合、該ビット線に前記外部データ入力端子を接続し、それ以外の場合、該ビット線に対応する前記データホールド回路のQ端子を接続するマルチプレクサであることを特徴とする請求項1乃至4の何れか一に記載の半導体記憶装置。
産業区分
  • 記憶装置
国際特許分類(IPC)
Fターム
画像

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JP2012076414thum.jpg
出願権利状態 審査請求前
詳細は、下記「問合せ先」まで直接お問い合わせください。


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