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フリップフロップ回路、半導体装置および電子機器

国内特許コード P130010074
掲載日 2013年11月22日
出願番号 特願2012-519416
登録番号 特許第5728787号
出願日 平成23年6月8日(2011.6.8)
登録日 平成27年4月17日(2015.4.17)
国際出願番号 JP2011063154
国際公開番号 WO2011155532
国際出願日 平成23年6月8日(2011.6.8)
国際公開日 平成23年12月15日(2011.12.15)
優先権データ
  • 特願2010-134066 (2010.6.11) JP
発明者
  • 小林 和淑
  • 古田 潤
  • 小野寺 秀俊
出願人
  • 国立大学法人京都工芸繊維大学
発明の名称 フリップフロップ回路、半導体装置および電子機器
発明の概要 本発明に係るフリップフロップ回路(FF10)は、マスタラッチ回路(LAT11・LAT12)と、スレーブラッチ回路(LAT13・LAT14)と、Cエレメント回路(CE11~CE14)と、インバータ回路(INV11~INV14)と、を備える。インバータ回路(INV11・INV12)は、Cエレメント回路(CE11)とCエレメント回路(CE12)との間で相互接続され、インバータ回路(INV13・INV14)は、Cエレメント回路(CE13)とCエレメント回路(CE14)との間で相互接続されている。
従来技術、競合技術の概要


プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは宇宙空間やSRAMの問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。地上でのソフトエラーの主要因は、高エネルギー中性子である。



図9に示すように、高エネルギー中性子が基板のSi原子に衝突すると2次イオンが生じる。2次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電荷が変化して出力が反転する。



ソフトエラーは、高エネルギー中性子が衝突する場所によって、SEU(Single Event Upset)、SET(Single Event Transient)およびMCU(Multiple Cell Upset)の3種類に分類される。SEUは、図10の(a)に示すように、高エネルギー中性子がFF(フリップフロップ)やSRAMに衝突して直接保持データを反転させるエラーである。SETは、図10の(b)に示すように、高エネルギー中性子が組合せ回路に衝突してパルスを発生させるエラーである。MCUは、図10の(c)に示すように、集積度の高いSRAMにおいて、一度に複数のSRAMの保持データが反転するエラーである。



FFのSEUによるエラー率は1e-3FIT付近まで増加している。FITとは、1e9時間にエラーが発生する回数の期待値であり、100万個のFFが使用されるチップでは、約100年間使用すると1度エラーが起こる計算となる。なお、FFとSRAMとでは、SEUによるエラー率は同等である。



SETの場合はパルスがラッチ回路に取り込まれることでエラーとなるため、SETによるエラー率はSEUによるエラー率に比べて小さくなる。しかしながら、高いソフトエラー耐性を持つ回路を実現するためには、SEUだけでなく、SETによるエラーの対策も不可欠である。SEUおよびSETによるエラーを軽減するために、FFを冗長化した複数モジュラーFFが使用されている。複数モジュラーFFを用いた回路構成として、TMR(Triple Modular Redundancy)および遅延挿入TMR(DTMR)がある。



図11は、一般的なTMRであるフリップフロップ回路FF50の構成を示す図である。フリップフロップ回路FF50は、3つのマスタラッチ回路LAT51~LAT53、3つのスレーブラッチ回路LAT54~LAT56、3つの多数決回路VOT51~VOT53、および1つのインバータ回路INV51を備えている。マスタラッチ回路LAT51~LAT53の各入力端子にはそれぞれ、3つの組合せ回路COMB51~COMB53からの入力データIN0・IN1・IN2が入力される。また、スレーブラッチ回路LAT54~LAT56はそれぞれ、出力データOUT0・OUT1・OUT2を出力する。



このように、フリップフロップ回路FF50では、組合せ回路、マスタラッチ回路、スレーブラッチ回路および多数決回路を3重化している。これにより、複数のラッチ回路が同時に反転しない限りエラーとならないため、エラー耐性は非常に高い。しかしながら、ラッチ回路および多数決回路だけでなく、組合せ回路も3重化しているため、フリップフロップ回路FF50の回路規模は、普通の非冗長FFの回路規模に比べ3倍以上となってしまい、面積のオーバーヘッドが大きい。



図12は、一般的なDTMRであるフリップフロップ回路FF60の構成を示す図である。フリップフロップ回路FF60は、3つのマスタラッチ回路LAT61~LAT63、3つのスレーブラッチ回路LAT64~LAT66、1つの多数決回路VOT61、2つの遅延回路DEL61・DEL62および1つのインバータ回路INV61を備えている。マスタラッチ回路LAT61の入力端子および遅延回路DEL61の入力端子には、組合せ回路COMB61からの入力データINが入力される。また、多数決回路VOT61は、出力データOUTを出力する。



このように、フリップフロップ回路FF60では、組合せ回路を3重化せずに、組合せ回路COMB61に生じたSETパルスを、2つの遅延回路DEL61・DEL62によって除去している。これにより、多数決回路VOT61で生じたSETパルスも次段の遅延回路によって除去されるため、多数決回路VOT61は3重化する必要がない。よって、フリップフロップ回路FF60は、TMRであるフリップフロップ回路FF50に比べ回路規模は小さい。しかしながら、フリップフロップ回路FF60では、2つの遅延回路DEL61・DEL62によって遅延時間が増大するという問題がある。



また、フリップフロップ回路FF50およびフリップフロップ回路FF60では、多数決回路を使用しているため、MCUによるエラー耐性が低いという問題がある。具体的には、3つのマスタラッチ回路のうちの2つ、または3つのスレーブラッチ回路のうちの2つが反転すると、出力も反転してしまう。



上記のフリップフロップ回路FF50およびフリップフロップ回路FF60に対し、Cエレメント回路およびウィークキーパー回路を使用した遅延挿入DMR(DDMR、BISER)が提案されている。図13の(a)は、BISERであるフリップフロップ回路FF70の構成を示す図であり、図13の(b)は、フリップフロップ回路FF70のCエレメント回路の構成を示す図である。



図13の(a)に示すように、フリップフロップ回路FF70は、2つのマスタラッチ回路LAT71・LAT72、2つのスレーブラッチ回路LAT73・LAT74、2つのCエレメント回路CE71・CE72、2つのウィークキーパー回路WK71・WK72、1つの遅延回路DEL71および1つのインバータ回路INV71を備えている。マスタラッチ回路LAT71の入力端子および遅延回路DEL71の入力端子には、組合せ回路COMB71からの入力データINが入力される。



ウィークキーパー回路WK71は、2つのインバータ回路INV72・INV73から構成されている。同様に、ウィークキーパー回路WK72は、2つのインバータ回路INV74・INV75から構成されている。これにより、ウィークキーパー回路WK71・WK72はそれぞれ、Cエレメント回路CE71・CE72からの出力データを保持する。



図13の(b)に示すように、Cエレメント回路は、2つのPMOSトランジスタMP1・MP2および2つのNMOSトランジスタMN1・MN2を備えている。トランジスタMP1・MP2は、電源電位VCCと出力ノードN3との間に直列接続されており、NMOSトランジスタMN1・MN2は、出力ノードN3と接地電位VSSとの間に直列接続されている。また、トランジスタMP1・MN2の各ゲートがCエレメント回路の第1の入力ノードN1に接続され、トランジスタMP2・MN1の各ゲートがCエレメント回路の第2の入力ノードN2に接続されている。これにより、Cエレメント回路は、入力ノードN1・N2に入力される値が互いに異なる場合は、直前の値を保持する。



このため、フリップフロップ回路FF70では、マスタラッチ回路の一方の保持データが反転してもエラーとならない。また、組合せ回路COMB71に生じたSETパルスも、遅延回路DEL71によって除去される。さらに、フリップフロップ回路FF70の回路規模はDTMRと比べても小さく、遅延回路も1つであるため遅延時間もDTMRほど大きくならない。



しかしながら、図13に示すフリップフロップ回路FF70では、Cエレメント回路で生じたSETパルスによるエラーに脆弱であるという欠点がある。具体的には、図14に示すように、Cエレメント回路に高エネルギー中性子が衝突することによってSETパルスが生じると、そのSETパルスを2つのスレーブラッチ回路LAT73・LAT74の両方がラッチしてしまうため、後段のCエレメント回路CE72の出力が反転してしまう。また、フリップフロップ回路FF70は、クロック周波数が低いときにはエラー耐性が高いが、クロック周波数の増加とともにエラー耐性が低くなるという問題を有している。



そこで、本出願の発明者は、エラー耐性をさらに強化したDMRとして、DMR(Double Delayed DMR)およびEDMR(Enhanced Delayed DMR)を提案した(非特許文献1)。



図15は、DMRであるフリップフロップ回路FF80の構成を示す図である。フリップフロップ回路FF80は、図13に示すフリップフロップ回路FF70において、スレーブラッチ回路LAT74の入力端子の前に遅延回路DEL81を挿入した構成である。遅延回路DEL81によって、Cエレメント回路CE71で生じたSETパルスを除去することができる。



図16は、EDMRであるフリップフロップ回路FF90の構成を示す図である。フリップフロップ回路FF90は、図13に示すフリップフロップ回路FF70において、Cエレメント回路CE91およびウィークキーパー回路WK91をさらに備え、Cエレメント回路CE71およびウィークキーパー回路WK71をスレーブラッチ回路LAT73に接続し、Cエレメント回路CE91およびウィークキーパー回路WK91をスレーブラッチ回路LAT74に接続した構成である。ウィークキーパー回路WK91は、ウィークキーパー回路WK71・WK72と同様に、2つのインバータ回路INV91・INV92から構成されている。



フリップフロップ回路FF90では、マスタラッチ回路とスレーブラッチ回路との間のCエレメント回路とウィークキーパー回路を2重にしているので、Cエレメント回路CE71・CE91の一方でSETパルスが生じても、後段のCエレメント回路CE72の出力は反転しない。これにより、Cエレメント回路で生じたSETパルスによるエラーに対する耐性を高めることができる。

産業上の利用分野


本発明は、ソフトエラーに対する耐性を高めたフリップフロップ回路に関する。

特許請求の範囲 【請求項1】
入力データを保持するフリップフロップ回路であって、
前記入力データをラッチする第1および第2のマスタラッチ回路と、
第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、
第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、
第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、
第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、
第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、
第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、
相互接続された第1および第2のインバータ回路と、
相互接続された第3および第4のインバータ回路と、を備え、
第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続され、
第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
【請求項2】
入力データを保持するフリップフロップ回路であって、
前記入力データをラッチする第1および第2のマスタラッチ回路と、
第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、
第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、
第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、
第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、
第1のスレーブラッチ回路の反転出力および第2のスレーブラッチ回路の反転出力が入力される第3のCエレメント回路と、
相互接続された第1および第2のインバータ回路と、
相互接続された第3および第4のインバータ回路と、を備え、
第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第3のインバータ回路の入力端子と第4のインバータ回路の出力端子とは、第3のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
【請求項3】
入力データを保持するフリップフロップ回路であって、
前記入力データをラッチする第1および第2のマスタラッチ回路と、
第1のマスタラッチ回路の反転出力および第2のマスタラッチ回路の反転出力が入力される第1のCエレメント回路と、
第1のマスタラッチ回路の非反転出力および第2のマスタラッチ回路の非反転出力が入力される第2のCエレメント回路と、
第1のCエレメント回路の出力をラッチする第1のスレーブラッチ回路と、
第2のCエレメント回路の出力をラッチする第2のスレーブラッチ回路と、
第1のスレーブラッチ回路の非反転出力および第2のスレーブラッチ回路の非反転出力が入力される第4のCエレメント回路と、
相互接続された第1および第2のインバータ回路と、
相互接続された第3および第4のインバータ回路と、を備え、
第1のインバータ回路の入力端子と第2のインバータ回路の出力端子とは、第1のCエレメント回路の出力端子と第1のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第1のインバータ回路の出力端子と第2のインバータ回路の入力端子とは、第2のCエレメント回路の出力端子と第2のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
第3のインバータ回路の出力端子と第4のインバータ回路の入力端子とは、第4のCエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
【請求項4】
さらに遅延回路を備え、
前記入力データは、前記遅延回路を介して第2のマスタラッチ回路に入力される、ことを特徴とする請求項1~3のいずれか1項に記載のフリップフロップ回路。
【請求項5】
第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、
第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、
第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、
第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、
第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、
第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、
第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、
第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、
第4のCエレメント回路の出力端子と第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノード、
第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、
第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、
第3のCエレメント回路の出力端子と第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、
第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、第7~第9の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることを特徴とする請求項1に記載のフリップフロップ回路。
【請求項6】
第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、
第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、
第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、
第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、
第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、
第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、
第1のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の一方の入力端子との間を接続するノードを第7のノード、
第2のスレーブラッチ回路の反転出力端子と第3のCエレメント回路の他方の入力端子との間を接続するノードを第8のノード、
第3のインバータ回路の出力端子と第4のインバータ回路の入力端子との間を接続するノードを第9のノードとして、
第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第7~第9の各ノード間の距離が、0.86μm以上であることを特徴とする請求項2に記載のフリップフロップ回路。
【請求項7】
第1のマスタラッチ回路の反転出力端子と第1のCエレメント回路の一方の入力端子との間を接続するノードを第1のノード、
第2のマスタラッチ回路の反転出力端子と第1のCエレメント回路の他方の入力端子との間を接続するノードを第2のノード、
第2のCエレメント回路の出力端子と第1のインバータ回路の出力端子と第2のインバータ回路の入力端子と第2のスレーブラッチ回路の入力端子との間を接続するノードを第3のノード、
第1のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の一方の入力端子との間を接続するノードを第4のノード、
第2のマスタラッチ回路の非反転出力端子と第2のCエレメント回路の他方の入力端子との間を接続するノードを第5のノード、
第1のCエレメント回路の出力端子と第1のインバータ回路の入力端子と第2のインバータ回路の出力端子と第1のスレーブラッチ回路の入力端子との間を接続するノードを第6のノード、
第1のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の一方の入力端子との間を接続するノードを第10のノード、
第2のスレーブラッチ回路の非反転出力端子と第4のCエレメント回路の他方の入力端子との間を接続するノードを第11のノード、
第3のインバータ回路の入力端子と第4のインバータ回路の出力端子との間を接続するノードを第12のノードとして、
第1~第3の各ノード間の距離、第4~第6の各ノード間の距離、並びに、第10~第12の各ノード間の距離が、0.86μm以上であることを特徴とする請求項3に記載のフリップフロップ回路。
【請求項8】
請求項1~7のいずれか1項に記載のフリップフロップ回路を備えた半導体装置。
【請求項9】
請求項8に記載の半導体装置を備えた電子機器。
産業区分
  • 基本電子回路
国際特許分類(IPC)
Fターム
画像

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JP2012519416thum.jpg
出願権利状態 登録
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