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スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法

国内特許コード P130010080
掲載日 2013年11月25日
出願番号 特願2012-520292
登録番号 特許第5761819号
出願日 平成23年6月15日(2011.6.15)
登録日 平成27年6月19日(2015.6.19)
国際出願番号 JP2011003405
国際公開番号 WO2011158500
国際出願日 平成23年6月15日(2011.6.15)
国際公開日 平成23年12月22日(2011.12.22)
優先権データ
  • 特願2010-138609 (2010.6.17) JP
発明者
  • 大竹 哲史
  • 岩田 大志
  • 井上 美智子
出願人
  • 国立大学法人 奈良先端科学技術大学院大学
発明の名称 スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法
発明の概要 スキャン非同期記憶素子は、n入力の非同期記憶素子(12)と、nビットの信号入力およびスキャン入力から非同期記憶素子(12)のn入力を生成するスキャン制御論理回路(14)とを備えている。スキャン制御論理回路(14)は、与えられた制御信号が第1のビットパターンのときは信号入力を、第2のビットパターンのときはスキャン入力を、それ以外のときは非同期記憶素子(12)が前の値を保持するビットパターンを、それぞれ非同期記憶素子(12)のn入力として出力とする。
従来技術、競合技術の概要


近年の半導体集積回路の微細化、大規模化、低消費電力化に伴い、製造ばらつきや特性劣化や電圧変動などによる信号遅延量のばらつき、クロックスキュー、可変クロックの使用などが原因で同期式回路の処理能力が限界に近づきつつある。そこで非同期式回路の利用が見直されている。半導体集積回路の分野では、大域的には非同期動作をし、局所的には同期動作をするGALS(Globally Asynchronous Locally Synchronous)アーキテクチャが今後増加することが予想される。



非同期式回路は、自己タイミングで動作することができるため各種信号遅延に強く、また、動作クロック信号を必要としないため安定状態で電力を消費しないという特徴がある。しかし一方で、非同期式回路ではハザードやレースを考慮した設計が必要となり、そして何よりも同期式回路よりもテストが難しくなるという欠点がある。



非同期式回路のテスト容易化として同期式回路で広く用いられているスキャン方式を応用することができる。すなわち、スキャン方式では、テスト用のシフトレジスタ(スキャンチェーン)を構成してそれにテストパターンをスキャンインし、そのテストパターンに対する非同期式回路の応答パターンをシフトレジスタでキャプチャし、スキャンアウトすることでテストが実施される。



同期式回路の場合、記憶素子として使用されるフリップフロップの入力側にその前段のフリップフロップの出力と同期式回路の出力のいずれか一方を選択するマルチプレクサを挿入することでシフトレジスタが容易に構成できる。これに対して、非同期式回路は、フリップフロップではなくMullerのC素子などの内部に存在する信号フィードバックによって値を保持する仕組みであるため、そのようなフィードバックパスにテスト専用のスキャンフリップフロップを挿入してシフトレジスタを構成する必要がある。したがって、非同期式回路はテスト容易化によって面積オーバーヘッドが増大するばかりか、遅延オーバーヘッドも増大してしまう。



これまで非同期式回路のテスト容易化に伴う面積および遅延オーバーヘッドを低減するためのさまざまな手法が提案されている。例えば、互いに異なるクロック信号で動作するL1ラッチ(マスターラッチ)およびL2ラッチ(スレーブラッチ)で構成されるLSSD(Level Sensitive Scan Design)ラッチでフリップフロップを構成し、L2ラッチをフィードバックパス外に配置するLSSDシングルラッチデザインを採用することで遅延オーバーヘッドを低減している。さらに、各部分回路のフィードバックパス外のラッチを省略し、2つに分割された組み合わせ回路の一方の部分回路のラッチと他方の部分回路のラッチを交互に接続してLSSDラッチを構成する、いわゆるL1L2*シングルラッチデザインを採用することで面積オーバーヘッドを最小化している(例えば、非特許文献1参照)。



また、L1L2*シングルラッチデザインにおいて、フィードバックパスにマルチプレクサのみを残し、ラッチをフィードバックパス外のスキャンパスに挿入することで、面積および遅延オーバーヘッドを最小化している(例えば、特許文献1参照)。一方、フィードバックパスとスキャンパスにそれぞれ独立に動作するラッチを挿入することで記憶素子の内部状態を保持したままテストパターンのスキャンイン/アウトを可能にしているものがある(例えば、特許文献2参照)。

産業上の利用分野


本発明は、半導体集積回路のテスト容易化に関し、特に、MullerのC素子、非対称C素子、ラッチなどの非同期記憶素子を備えている非同期式回路のテスト容易化に関する。

特許請求の範囲 【請求項1】
nを2以上の整数とするn入力の非同期記憶素子と、
nビットの信号入力およびスキャン入力から前記非同期記憶素子のn入力を生成するスキャン制御論理回路とを備え、
前記スキャン制御論理回路は、与えられた制御信号が第1のビットパターンのときは前記信号入力を、第2のビットパターンのときは前記スキャン入力を、それ以外のときは前記非同期記憶素子が前の値を保持するビットパターンを、それぞれ前記非同期記憶素子のn入力として出力とする
ことを特徴とするスキャン非同期記憶素子。

【請求項2】
前記非同期記憶素子は、MullerのC素子である
ことを特徴とする請求項1のスキャン非同期記憶素子。

【請求項3】
前記制御信号はnビット信号であり、
前記スキャン制御論理回路は、
前記制御信号が前記第1および第2のビットパターン以外のときは前記制御信号を出力し、前記第2のビットパターンのときは前記スキャン入力をnビットスキャン入力にして出力する組み合わせ論理回路と、
前記信号入力および前記組み合わせ論理回路の出力の各ビットペアがそれぞれ入力され、前記制御信号が前記第1のビットパターンのときは前記信号入力を、それ以外のビットパターンときは前記組み合わせ論理回路の出力を、前記非同期記憶素子の各入力としてそれぞれ出力するn個のマルチプレクサとを有する
ことを特徴とする請求項2のスキャン非同期記憶素子。

【請求項4】
前記非同期記憶素子は、非対称C素子である
ことを特徴とする請求項1のスキャン非同期記憶素子。

【請求項5】
前記非同期記憶素子は、ラッチである
ことを特徴とする請求項1のスキャン非同期記憶素子。

【請求項6】
組み合わせ回路と、
複数の請求項1のスキャン非同期記憶素子とを備え、
前記複数のスキャン非同期記憶素子の信号入力ならびに出力は、前記組み合わせ回路に接続されており、
前記複数のスキャン非同期記憶素子は、前段の出力と次段のスキャン入力とが互いに接続されるように、縦続接続されている
ことを特徴とする半導体集積回路。

【請求項7】
前記組み合わせ回路は、一方の出力が前記スキャン非同期記憶素子を介して他方の入力となる第1および第2の部分回路から構成されており、
奇数段目のスキャン非同期記憶素子は、互いに共通の第1の制御信号で制御され、かつ、当該スキャン非同期記憶素子の信号入力は前記第1の部分回路に接続され、当該スキャン非同期記憶素子の出力は前記第2の部分回路に接続されており、
偶数段目のスキャン非同期記憶素子は、互いに共通の第2の制御信号で制御され、かつ、当該スキャン非同期記憶素子の信号入力は前記第2の部分回路に接続され、当該スキャン非同期記憶素子の出力は前記第1の部分回路に接続されている
ことを特徴とする請求項6の半導体集積回路。

【請求項8】
請求項7の半導体集積回路の設計方法において、
原非同期式回路に含まれる非同期記憶素子を前記スキャン非同期記憶素子に置き換える第1のステップと、
前記原非同期式回路に含まれる組み合わせ回路を前記第1および第2の部分回路に分割するように前記スキャン非同期記憶素子を第1および第2のラッチにグループ分けする第2のステップと、
前記第1および第2のラッチの間の入出力の依存関係を特定する第3のステップと、
入出力の依存関係がない前記第1および第2のラッチを交互に、かつ、前段の出力と次段のスキャン入力とを互いに接続する第4のステップとを備えている
ことを特徴とする半導体集積回路の設計方法。

【請求項9】
前記第2のステップにおいて、前記スキャン非同期記憶素子だけでは前記原非同期式回路の組み合わせ回路を前記第1および第2の部分回路に完全に分割できない場合、前記スキャン非同期記憶素子と共通の制御信号で動作し、前記制御信号が前記第1のビットパターンのときは信号入力を、前記第2のビットパターンのときはスキャン入力を、それぞれ出力し、それ以外のときは前の値を保持する透過スキャンラッチを、前記第1および第2の部分回路の間に挿入する
ことを特徴とする請求項8の半導体集積回路の設計方法。

【請求項10】
前記第4のステップにおいて、入出力の依存関係がない第1および第2のラッチのペアが見つからない場合、前記スキャン非同期記憶素子と共通の制御信号で動作し、前記制御信号が前記第2のビットパターンのときはスキャン入力を出力し、前記制御信号が前記第1および第2のビットパターン以外のときは前の値を保持するスキャンラッチを前記第1または第2のラッチのペアとして挿入する
ことを特徴とする請求項8の半導体集積回路の設計方法。

【請求項11】
請求項6の半導体集積回路に含まれる組み合わせ回路のテストのためのテストパターン生成方法において、
前記組み合わせ回路に印加すべき基本テストパターンを生成するステップと、
前記基本テストパターンに対する前記組み合わせ回路の応答パターンの期待値である期待応答パターンを算出するステップと、
テストパターンの一部として、前記期待応答パターンに基づいて、前記基本テストパターンに対する前記組み合わせ回路の応答パターンをキャプチャするときにおける、当該応答パターンをキャプチャするスキャン非同期記憶素子の保持動作に係る前記制御信号のビットパターンを決定するステップとを備えている
ことを特徴とするテストパターン生成方法。

【請求項12】
テストパターンの一部として、前記期待応答パターンに基づいて、前記基本テストパターンを前記組み合わせ回路に印加した際に当該基本テストパターンの検出対象故障により生じる誤りを含む応答パターンを当該誤りを失うことなくキャプチャするためのキャプチャパターンを生成するステップを備えている
ことを特徴とする請求項11のテストパターン生成方法。

【請求項13】
テストパターンの一部として、前記期待応答パターンに基づいて、前記複数のスキャン非同期記憶素子への前記基本テストパターンのスキャンイン後かつ前記基本テストパターンに対する前記組み合わせ回路の応答パターンのキャプチャ前における、前記組み合わせ回路の応答パターンをキャプチャするスキャン非同期記憶素子の保持動作に係る前記制御信号のビットパターンを決定するステップを備えている
ことを特徴とする請求項11のテストパターン生成方法。

【請求項14】
請求項7の半導体集積回路に含まれる組み合わせ回路のテストのためのテストパターン生成方法において、
前記複数のスキャン非同期記憶素子を、それぞれ、当該スキャン非同期記憶素子に含まれる非同期記憶素子を時間展開して得られる時間展開モデルであって当該スキャン非同期記憶素子の信号入力および当該スキャン非同期記憶素子の後段のスキャン非同期記憶素子の出力に該当する前記組み合わせ回路の信号入力を入力とする時間展開モデルに置き換えるとともに、前記第1および第2の部分回路の信号入力を外部入力に、前記時間展開モデルの出力を外部出力にそれぞれ置き換えた回路モデルを生成するステップと、
前記回路モデルにおける前記第1および第2の部分回路のそれぞれについてテストパターンを生成するステップとを備えている
ことを特徴とするテストパターン生成方法。

【請求項15】
請求項6の半導体集積回路に含まれるスキャン非同期記憶素子のテストのためのテストパターン生成方法において、
テスト対象のスキャン非同期記憶素子が前の値を保持する第1の状態遷移、保持値が前の値にフラッシュされる第2の状態遷移、および保持値が変化する第3の状態遷移がすべて再現されるように、当該テスト対象のスキャン非同期記憶素子のスキャン入力および制御信号のビットパターンを決定するステップを備えている
ことを特徴とするテストパターン生成方法。
産業区分
  • 測定
  • 試験、検査
国際特許分類(IPC)
Fターム
画像

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出願権利状態 登録
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