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メモリ回路

国内特許コード P150012207
整理番号 2013-033
掲載日 2015年8月20日
出願番号 特願2014-135698
公開番号 特開2016-015186
出願日 平成26年7月1日(2014.7.1)
公開日 平成28年1月28日(2016.1.28)
発明者
  • 松田 吉雄
出願人
  • 国立大学法人金沢大学
発明の名称 メモリ回路
発明の概要 【課題】SRAMにおいて、より簡単な回路構成により書き込みマージンと読み出しマージンとを拡大させる。
【解決手段】メモリ回路100は、メモリセル1とアクセストランジスタSW1、SW2とメモリ出力抵抗調整部3とを備える。メモリセル1においては、2個のCMOSインバータINV1、INV2が相補的に接続される。アクセストランジスタSW1、SW2は、データ出力ノードOut1、Out2と接続される第1端子と、ビット線BL、/BLと接続される第2端子と、ワード電圧VDDWが入力される第3端子とを有する。メモリ出力抵抗調整部3は、接続抵抗の抵抗値Rの第1の倍数以上の抵抗値Rを有するメモリ出力抵抗を形成する。読み出し動作時において、接続抵抗の抵抗値RはCMOSインバータINV1、INV2のON状態のnMOSトランジスタ又はpMOSトランジスタのソース-ドレイン間の抵抗値Rの第2の倍数である。
【選択図】図1
従来技術、競合技術の概要


従来、高速動作可能なメモリとして、主にMOSトランジスタ(CMOS(Complementary Metal-Oxide-Semiconductor))により構成されているSRAMが知られている。SRAMが用いられるシステム(例えば、コンピュータなど)における動作の高速化、システムの低電圧化、及び、SRAMの高密度化によるMOSトランジスタなどの素子や配線幅の縮小に伴い、SRAMの動作マージン(読み出しマージン及び書き込みマージン)の拡大が期待されている。



システムの動作の高速化や低電圧化によりシステム中の信号波形が変動すると、信号電圧の電圧値が変動するために、SRAMの動作マージンが小さいと、SRAMは信号が示している値を精度よく認識できなくなる。例えば、信号の電圧値がしきい電圧(信号が「1」を示すか「0」を示すかを決定する閾を決定する電圧値)からずれた場合に、本来は「1」であった信号を「0」と認識してしまう。



また、SRAMの高密度化による素子や配線幅の縮小により、SRAM中の素子間の特性にばらつきが生じる。その結果、同じ信号に対して、ある素子においては「1」と認識する一方、他の素子においては「0」と認識してしまう。



書き込みマージンを改善する方法としては、例えば、特許文献1には、書き込み操作時にSRAMセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンをモニターし、書き込み時の電源電圧を切り換えることが開示されている。
一方、読み込みマージンを改善する方法としては、非特許文献1に、SRAMに記憶されているビットデータを読み出す際にワード線に印加する電圧を駆動電圧(VDD)よりも低くすることが開示されている。

産業上の利用分野


本発明は、半導体記憶装置のメモリ回路、特に、SRAM(Static Random Access Memory)のメモリ回路に関する。

特許請求の範囲 【請求項1】
直列に接続されたnMOSトランジスタとpMOSトランジスタから構成される2個のCMOSインバータを相補的に接続したフリップフロップ回路であるメモリセルと、
前記CMOSインバータの出力とデータ出力ノードにおいて接続される第1端子と、前記メモリセルへ記憶するビットデータの値に対応する書き込み電圧が印加され前記メモリセルに記憶されているビットデータの値に対応する読み出し電圧が出力されるビット線と接続される第2端子と、書き込み動作時及び読み出し動作時に前記第1端子と前記第2端子とを接続するワード電圧が入力される第3端子と、を有するアクセストランジスタと、
前記メモリセルに駆動電力を供給する電源が接続される電力供給ノードと前記データ出力ノードとの間に配置され、前記書き込み動作時に前記第1端子と前記第2端子との間の接続抵抗の抵抗値の第1の倍数以上の抵抗値を有するメモリ出力抵抗を前記nMOSトランジスタ又は前記pMOSトランジスタとともに形成するメモリ出力抵抗調整部と、を備え、
前記読み出し動作時において、前記接続抵抗の抵抗値はON状態の前記nMOSトランジスタ又は前記pMOSトランジスタのソース-ドレイン間の抵抗値の第2の倍数となっている、メモリ回路。

【請求項2】
前記ワード電圧は前記電源から出力される駆動電圧よりも低い、請求項1に記載のメモリ回路。

【請求項3】
前記メモリ出力抵抗調整部は、前記nMOSトランジスタ又は前記pMOSトランジスタに対して直列に接続されたMOSトランジスタにより構成される、請求項1又は2に記載のメモリ回路。

【請求項4】
前記書き込み動作時及び前記読み出し動作時に、前記メモリ出力抵抗調整部を構成する前記MOSトランジスタのゲート端子には前記ワード電圧が入力される、請求項3に記載のメモリ回路。

【請求項5】
前記書き込み動作時及び前記読み出し動作時に、前記メモリ出力抵抗調整部を構成する前記MOSトランジスタのゲート端子には、前記MOSトランジスタのソース-ドレイン間の抵抗値を制御するメモリ出力抵抗調整電圧が入力される、請求項3に記載のメモリ回路。

【請求項6】
前記メモリ出力抵抗調整部は、前記電力供給ノードと前記nMOSトランジスタ又は前記pMOSトランジスタとの間に配置される、請求項1~5のいずれかに記載のメモリ回路。

【請求項7】
前記メモリ出力抵抗調整部は、前記nMOSトランジスタ又は前記pMOSトランジスタと前記データ出力ノードとの間に配置される、請求項1~6のいずれかに記載のメモリ回路。
国際特許分類(IPC)
Fターム
画像

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出願権利状態 公開
(有)金沢大学ティ・エル・オーは、金沢大学の研究者の出願特許を産業界へ技術移転することを主目的として、金沢大学の教官の出資により設立された技術移転機関です。
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なお、既に活用のお申し込み・お打合わせ等の段階に入っている場合もございますので、予めご承知おきください。


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