TOP > 国内特許検索 > フィールドプログラマブルゲートアレイ、フィールドプログラマブルゲートアレイ開発ツール、及び、フィールドプログラマブルゲートアレイ開発方法

フィールドプログラマブルゲートアレイ、フィールドプログラマブルゲートアレイ開発ツール、及び、フィールドプログラマブルゲートアレイ開発方法 新技術説明会

国内特許コード P160012745
整理番号 S2014-0895-N0
掲載日 2016年2月5日
出願番号 特願2014-117851
公開番号 特開2015-231205
出願日 平成26年6月6日(2014.6.6)
公開日 平成27年12月21日(2015.12.21)
発明者
  • 渡邊 実
出願人
  • 国立大学法人静岡大学
発明の名称 フィールドプログラマブルゲートアレイ、フィールドプログラマブルゲートアレイ開発ツール、及び、フィールドプログラマブルゲートアレイ開発方法 新技術説明会
発明の概要 【課題】高速化のために並列動作数を増やす場合に、小型化、低価格化、及び、低リーク電力化が可能なフィールドプログラマブルゲートアレイを提供する。
【解決手段】本発明の一実施形態に係るフィールドプログラマブルゲートアレイ1は、複数の共有論理ブロック群10を備え、複数の共有論理ブロック群10それぞれは、1つの論理ブロック用コンフィグレーションメモリ20と、1つの論理ブロック用コンフィグレーションメモリ20を共有する少なくとも2つの論理ブロック30とを有する。
【選択図】図1
従来技術、競合技術の概要


特許文献1には、FPGAが開示されている。このFPGAは、複数個の区画部分を有しており、区画部分それぞれは、1つのコンフィグレーションメモリと、1つのコンフィギャラブル論理ブロックと、1つのコンフィギャラブルルーティングマトリクスとを有している。



近年、FPGAの高速化の研究が行われている。例えば、コンピュータ等のプロセッサユニットの処理速度を上げるためのアクセラレータに適用するFPGAの高速化の研究がアグレッシブに行われている。しかしながら、FPGAの性能はカスタムVLSIの性能よりも低い。例えば、FPGAにおけるLUT上に実装される論理回路は、カスタムVLSIにおける論理回路よりも遅く、また、FPGAにおけるスイッチングマトリクスを含む配線チャネルに起因する遅延は、カスタムVLSIにおける配線に起因する遅延よりも大きく、また、FPGAのクロック周波数は、カスタムVLSIのクロック周波数よりも低い。したがって、FPGAの高速化は、並列動作数を増やすことによって実現されるのが一般的である。

産業上の利用分野


本発明は、フィールドプログラマブルゲートアレイ(Field ProgrammableGate Arrays:FPGA)、及び、その開発ツール及び開発方法に関する。

特許請求の範囲 【請求項1】
フィールドプログラマブルゲートアレイであって、
複数の共有論理ブロック群であって、前記複数の共有論理ブロック群それぞれは、1つの論理ブロック用コンフィグレーションメモリと、前記1つの論理ブロック用コンフィグレーションメモリを共有する少なくとも2つの論理ブロックとを有する、前記複数の共有論理ブロック群を備える、フィールドプログラマブルゲートアレイ。

【請求項2】
前記少なくとも2つの論理ブロックは、前記1つの論理ブロック用コンフィグレーションメモリの同一のコンフィグレーションデータに基づいて、同一の論理回路を実装する、請求項1に記載のフィールドプログラマブルゲートアレイ。

【請求項3】
複数の共有スイッチングマトリクス群であって、前記複数の共有スイッチングマトリクス群それぞれは、1つのスイッチングマトリクス用コンフィグレーションメモリと、前記1つのスイッチングマトリクス用コンフィグレーションメモリを共有する少なくとも2つのスイッチングマトリクスとを有する、前記複数の共有スイッチングマトリクス群を更に備える、請求項1又は2に記載のフィールドプログラマブルゲートアレイ。

【請求項4】
前記少なくとも2つのスイッチングマトリクスは、前記1つのスイッチングマトリクス用コンフィグレーションメモリの同一のコンフィグレーションデータに基づいて、前記少なくとも2つの論理ブロックの入出力の接続をそれぞれ制御する、請求項3に記載のフィールドプログラマブルゲートアレイ。

【請求項5】
前記論理ブロック用コンフィグレーションメモリと前記スイッチングマトリクス用コンフィグレーションメモリとは同一のメモリで構成される、請求項3又は4に記載のフィールドプログラマブルゲートアレイ。

【請求項6】
前記複数の共有論理ブロック群と、
複数の専有論理ブロック群であって、前記複数の専有論理ブロック群それぞれは、1つの論理ブロック用コンフィグレーションメモリと、前記1つの論理ブロック用コンフィグレーションメモリを専有する1つの論理ブロックとを有する、前記複数の専有論理ブロック群と、
を備える、請求項1~5の何れか1項に記載のフィールドプログラマブルゲートアレイ。

【請求項7】
前記複数の共有論理ブロック群と前記複数の専有論理ブロック群とは、1以上の専有論理ブロック群ごとに1以上の共有論理ブロック群が挿入されるように混在する、請求項6に記載のフィールドプログラマブルゲートアレイ。

【請求項8】
請求項6又は7に記載のフィールドプログラマブルゲートアレイをコンフィグレーションするためのフィールドプログラマブルゲートアレイ開発ツールであって、
論理合成を行い、
同一の論理回路を前記共有論理ブロック群に優先的に割り当てるように、論理合成した論理回路を前記フィールドプログラマブルゲートアレイに配置配線する、
ように構成された、フィールドプログラマブルゲートアレイ開発ツール。

【請求項9】
複数の共有論理ブロック群及び複数の専有論理ブロック群であって、前記複数の共有論理ブロック群それぞれは、1つの論理ブロック用コンフィグレーションメモリと、前記1つの論理ブロック用コンフィグレーションメモリを共有する少なくとも2つの論理ブロックとを有し、前記複数の専有論理ブロック群それぞれは、1つの論理ブロック用コンフィグレーションメモリと、前記1つの論理ブロック用コンフィグレーションメモリを専有する1つの論理ブロックとを有する、前記複数の共有論理ブロック群及び前記複数の専有論理ブロック群を備えるフィールドプログラマブルゲートアレイをコンフィグレーションするためのフィールドプログラマブルゲートアレイ開発方法であって、
論理合成を行い、
同一の論理回路を前記共有論理ブロック群に優先的に割り当てるように、論理合成した論理回路を前記フィールドプログラマブルゲートアレイに配置配線する、
フィールドプログラマブルゲートアレイ開発方法。
国際特許分類(IPC)
Fターム
画像

※ 画像をクリックすると拡大します。

JP2014117851thum.jpg
出願権利状態 公開
ライセンスをご希望の方、特許の内容に興味を持たれた方は、下記までご連絡ください。


PAGE TOP

close
close
close
close
close
close
close