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入出力回路、及びフリップフロップ回路 UPDATE

国内特許コード P160012782
整理番号 S2015-1848-N0
掲載日 2016年2月18日
出願番号 特願2015-160642
公開番号 特開2017-041675
出願日 平成27年8月17日(2015.8.17)
公開日 平成29年2月23日(2017.2.23)
発明者
  • 小林 和淑
  • 古田 潤
  • 山口 潤己
出願人
  • 国立大学法人京都工芸繊維大学
発明の名称 入出力回路、及びフリップフロップ回路 UPDATE
発明の概要 【課題】ソフトエラーに対する耐性向上、及び、遅延時間や消費電力の増加を抑制する。
【解決手段】フリップフロップ回路(1)は、互いに直列接続されたpMOSトランジスタp3・p4間のノードN6に接続された第1の入力線(TGIn1)と、pMOSトランジスタ(p4)・nMOSトランジスタ(n4)間のノード(N7)に接続された第2の入力線(TGIn2)とを有するトランスミッションゲート(TG)を備える。
【選択図】図1
従来技術、競合技術の概要


集積回路は、微細化及び高集積化により高性能になり、それによって計算機の性能が上がりまた微細化が進むというサイクルを歩んできた。近年、微細化が進むことで、今までは過酷な宇宙線にさらされる宇宙においての問題であったソフトエラーの影響が、地上でも無視できなくなってきている。



ソフトエラーとは、集積回路(LSI)に放射線が通過、または衝突することにより電子正孔対が生成され、一時的にメモリの保持値やフリップフロップの論理値が反転するエラーのことである。図14に、ソフトエラーの発生原理を表す。



図15及び図16に示すように、回路を構成しているトランジスタを放射線が通過すると、放射線の電離作用により生じた電荷によって、トランジスタの出力のハイ(ハイレベル)とロウ(ロウレベル)とが一時的に反転する。当該トランジスタの出力が反転した状態で安定すると、回路が誤作動することになる。



このため、高信頼性が必要な医療機器、航空機及び自動車、又は回路規模が大きいサーバーやスーパーコンピュータ等に用いられる集積回路に対しては、特に、ソフトエラーに対する対策が必須となっている。加えて、近年の集積回路の微細化にともなう集積化や電源電圧の低下によって、ソフトエラーの影響が顕在化している。これからの集積回路にとってソフトエラーの対策は不可欠である。



ソフトエラー対策としては、回路レベルで対策する方法と、回路を構成するデバイスレベルで対策する方法とが考えられる。



回路レベルでの対策としては、記憶素子(フリップフロップ回路)を多重化する構造による対策を挙げることができる。



図17に示すように、フリップフロップ(FF)回路を三重化し、それぞれのフリップフロップ回路の出力に多数決回路を接続する。当該多重化回路によると、3つのフリップフロップ回路のうち、1つだけがソフトエラーによって出力のハイとロウとが反転しても、他の2つが正しい出力の値を保っていれば、多数決回路は、多数決によって正しい信号を出力する。このように、フリップフロップ回路を多重化することにより、ソフトエラーに対する耐性は強くなる。しかし、フリップフロップ回路を三重化しているため、回路面積は3倍程度に増加する。また、消費電力も3倍程度に増加する。



デバイスレベルでの対策としては、シリコン基板とトランジスタ(表面シリコン)との間に絶縁物の層を設ける、いわゆるFD‐SOI構造による対策を挙げることができる。



図18に示すように、シリコン基板とトランジスタとの間に、BOX(Buried OXide)層と呼ばれる絶縁層を設ける。BOX層としては、主にSiOが用いられる。これによると、電荷の収集をBOX層で抑制することができるため、ソフトエラーに対する耐性は強くなる。しかし、その耐性の向上は10倍程度と不十分である。



そこで、FD‐SOI構造を有するトランジスタを多重化してフリップフロップを構成することで、ソフトエラーに対する耐性を向上させる回路が検討されている。



特許文献1には、トランジスタを多重化したインバータが開示されている。図19は、多重化前の、CMOSトランジスタによる構成されているインバータIN200を表す回路図である。図20は、トランジスタを多重化したインバータIS200を表す回路図である。なお、図20に示すトランジスタはFD‐SOI構造を有する。



図19に示すように、インバータIN200は、pMOSトランジスタp200と、nMOSトランジスタn200とが直列に接続されている。pMOSトランジスタp200のゲートと、nMOSトランジスタn200のゲートとは接続配線により接続されており、当該接続配線に、信号の入力部であるノードN200が設けられている。pMOSトランジスタp200とnMOSトランジスタn200のドレイン同士は接続されており、当該接続部は、信号の出力部であるノードN201となっている。pMOSトランジスタp200のソースは電源電圧に接続されており、nMOSトランジスタn200のソースはGND(接地レベル)に接続されている。



インバータIN200によると、pMOSトランジスタp200又はnMOSトランジスタn200の何れか一方が、ソフトエラーにより出力が反転してしまうと、誤った値の出力がノードN201から出力してしまう。このように、インバータIN200は、ソフトエラーに対する耐性が低い。



図20に示すインバータIS200は、2つのpMOSトランジスタと、2つのnMOSトランジスタとを直列に接続した構成である。



なお、本明細書では、pMOSトランジスタ又はnMOSトランジスタを直列に接続すると共にゲート同士を接続することで多重化した構造を、スタック構造と称する。スタック構造は、FD‐SOI構造と組み合わせたソフトエラー対策である。すなわち、スタック構造を構成するMOSトランジスタは、FD‐SOI構造を有するものとする。



インバータIS200は、電源電圧側からGND側へ向けて順に直列に接続されたpMOSトランジスタp201、pMOSトランジスタp202、nMOSトランジスタn201、及びnMOSトランジスタn202を有する。pMOSトランジスタp201、pMOSトランジスタp202、nMOSトランジスタn201、及びnMOSトランジスタn202それぞれのゲートは、接続配線により接続されており、当該接続配線に、信号の入力部であるノードN202が設けられている。pMOSトランジスタp202とnMOSトランジスタn201とのドレイン同士は接続されており、当該接続部分は、信号の出力部であるノードN203となっている。pMOSトランジスタp201のソースは電源電圧に接続されており、nMOSトランジスタn202のソースはGNDに接続されている。



インタバータIS200の構成によると、nMOSトランジスタn201とnMOSトランジスタn202とが直列接続されることで2重化されているため、nMOSトランジスタn201とnMOSトランジスタn202とのうち一方が、放射線による誤作動によりONしても、他方はOFFを保つ。このため、ノードN203から出力される信号は正しい論理値を保つことができる。このように、インタバータIS200は、ソフトエラーに対する耐性が向上している。



特許文献2には、スタック構造のインバータを用いたフリップフロップ回路について開示されている。



図21は、スタック構造のインバータを用いたフリップフロップ回路(Stacked FFと略する)の構成を表す図である。図21に示すように、フリップフロップ回路210は、トライステートインバータT210と、マスターラッチLA220と、トランスミッションゲートTG210と、スレイブラッチLA221と、インバータIN210とを備える。マスターラッチLA220は、スタック構造のインバータIS210と、トライステートインバータT211とを有する。スレイブラッチLA221は、スタック構造のインバータIS211と、トライステートインバータT212とを有する。



トライステートインバータT210は、電源電圧Vdd側からGNDである基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp221、pMOSトランジスタp222、nMOSトランジスタn221及びnMOSトランジスタn221を有する。pMOSトランジスタp222のゲートには、制御用のクロック信号(CLK)が入力され、nMOSトランジスタn221のゲートには反転クロック(「上バー付き」のCLK)信号が入力される。トライステートインバータT210は出力部であるノードN211を備えている。



インバータIS210は、電源電圧Vdd側から基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp223、pMOSトランジスタp224、nMOSトランジスタn223及びnMOSトランジスタn224を有する。pMOSトランジスタp223、pMOSトランジスタp224、nMOSトランジスタn223及びnMOSトランジスタn224のゲートは接続されている。インバータIS210の入力部であるノードN212は、ノードN211と接続されている。インバータIS210の出力部であるノードN213は、ノードN214・N216と接続されている。



トライステートインバータT211は、電源電圧Vdd側からGNDである基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp225、pMOSトランジスタp226、nMOSトランジスタn225及びnMOSトランジスタn226を有する。pMOSトランジスタp226のゲートには、反転クロック信号が入力され、nMOSトランジスタn225のゲートにはクロック信号が入力される。トライステートインバータT211の入力部であるノードN214はノードN213・N216と接続されている。トライステートインバータT211の出力部であるノードN215はノードN211・N212と接続されている。



トランスミッションゲートTG210は、pMOSトランジスタp227及びnMOSトランジスタn227を有する。pMOSトランジスタp227及びnMOSトランジスタn227のソース同士は接続配線により接続されており、当該接続配線に、トランスミッションゲートTG210の入力部であるノードN216が設けられている。ノードN216は、ノードN213・N214と接続されている。pMOSトランジスタp227及びnMOSトランジスタn227のドレイン同士は接続配線により接続されており、当該接続配線に、トランスミッションゲートTG210の出力部であるノードN217が設けられている。ノードN217は、ノードN218と接続されている。



インバータIS211は、電源電圧Vdd側から基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp228、pMOSトランジスタp229、nMOSトランジスタn228及びnMOSトランジスタn229を有する。pMOSトランジスタp228、pMOSトランジスタp229、nMOSトランジスタn228及びnMOSトランジスタn229のゲートは接続されている。インバータIS211の入力部であるノードN219は、ノードN218と接続されている。インバータIS211の出力部であるノードN220は、ノードN221・N223と接続されている。



トライステートインバータT212は、電源電圧Vdd側からGNDである基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp230、pMOSトランジスタp231、nMOSトランジスタn230及びnMOSトランジスタn231を有する。pMOSトランジスタp231のゲートには、クロック信号が入力され、nMOSトランジスタn230のゲートには反転クロック信号が入力される。トライステートインバータT212の入力部であるノードN221はノードN220・N223と接続されている。トライステートインバータT212の出力部であるノードN222はノードN218と接続されている。



インバータIN210は、電源電圧Vdd側からGNDである基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp232及びnMOSトランジスタn232を有する。pMOSトランジスタp232及びnMOSトランジスタn232のゲートは接続されている。インバータIN210の入力部であるノードN223はノードN220・N221と接続されている。インバータIN210の出力部は、フリップフロップ回路210の出力部であるノードQ210となっている。



図22は、スタック構造のインバータを用いた別のフリップフロップ回路250の構成を表す図である。フリップフロップ回路250は、フリップフロップ回路210から、トランスミッションゲートTG210に換えて、トライステートインバータT241を備え、インバータIN210の後段に、さらにインバータIN211を備えた構成である。



トライステートインバータT241は、電源電圧Vdd側からGNDである基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp241、pMOSトランジスタp242、nMOSトランジスタn241及びnMOSトランジスタn242を有する。pMOSトランジスタp242のゲートには、反転クロック信号が入力され、nMOSトランジスタn241のゲートにはクロック信号が入力される。トライステートインバータT213の入力部であるノードN241はノードN211・N212・N215と接続されている。トライステートインバータT213の出力部であるノードN242はノードN218と接続されている。



インバータIN211は、電源電圧Vdd側からGNDである基準電圧Vss側へ向けて順に直列接続されている、pMOSトランジスタp233及びnMOSトランジスタn233を有する。pMOSトランジスタp233及びnMOSトランジスタn233のゲートは接続されている。インバータIN211の入力部であるノードN225は、インバータIN210の出力部であるノードN224と接続されている。インバータIN211の出力部は、フリップフロップ回路250の出力部であるノードQ250となっている。

産業上の利用分野


本発明は入出力回路、及びフリップフロップ回路に関する。

特許請求の範囲 【請求項1】
第1導電型の第1のMOSトランジスタと、
上記第1のMOSトランジスタに対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第1導電型の第2のMOSトランジスタと、
上記第2のMOSトランジスタに対し、ソースドレインが直接又は間接的に接続されていると共にゲート同士が接続された第2導電型の第3のMOSトランジスタと、
上記第1及び第2のMOSトランジスタのソースドレインの接続部である第1のノードに接続された第1の入力線と、上記第2及び第3のMOSトランジスタのソースドレイン間である第2のノードに接続された第2の入力線とを有するトランスミッションゲートとを備えたことを特徴とする入出力回路。

【請求項2】
上記第1~第3のMOSトランジスタによって論理素子が構成されていることを特徴とする請求項1に記載の入出力回路。

【請求項3】
上記第2及び第3のMOSトランジスタ間に配置され、上記第3のMOSトランジスタに対し、ソースドレインが直接接続されていると共にゲート同士が接続された第2導電型の第4のMOSトランジスタをさらに備え、
上記第2のノードは、上記第3及び第4のMOSトランジスタのソースドレインの接続部であり、
上記第1及び第2のMOSトランジスタのソースドレインは直接接続されており、
上記第1~第4のMOSトランジスタによってインバータが構成されていることを特徴とする請求項2に記載の入出力回路。

【請求項4】
請求項3に記載の入出力回路と、上記インバータを含む第1のラッチと、上記トランスミッションゲートの出力線と接続されている第2のラッチとを含むことを特徴とするフリップフロップ回路。

【請求項5】
上記第1及び第2のMOSトランジスタのソースドレインは、第1導電型のMOSトランジスタを介して間接的に接続されており、
上記第2及び第3のMOSトランジスタ間に配置され、上記第3のMOSトランジスタに対し、ソースドレインが直接接続されていると共にゲート同士が接続された第2導電型の第4のMOSトランジスタをさらに備え、
上記第2及び第4のMOSトランジスタのソースドレインは直接接続されており、
上記第2のノードは、上記第2及び第4のMOSトランジスタのソースドレインの接続部であり、
上記第1~第4のMOSトランジスタは、NOR回路を構成していることを特徴とする請求項2に記載の入出力回路。

【請求項6】
上記第1及び第2のMOSトランジスタのソースドレインは、第1導電型のMOSトランジスタを介して間接的に接続されており、
上記第2及び第3のMOSトランジスタのソースドレインが直接接続されており、
上記第2のノードは、上記第2及び第3のMOSトランジスタのソースドレインの接続部であり、
上記第1~第3のMOSトランジスタは、NAND回路を構成していることを特徴とする請求項2に記載の入出力回路。
国際特許分類(IPC)
Fターム
画像

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