TOP > 国内特許検索 > 電磁波検出素子及び固体撮像装置

電磁波検出素子及び固体撮像装置

国内特許コード P160012801
整理番号 S2014-0988-N0
掲載日 2016年2月24日
出願番号 特願2014-127700
公開番号 特開2016-009691
出願日 平成26年6月20日(2014.6.20)
公開日 平成28年1月18日(2016.1.18)
発明者
  • 川人 祥二
  • 安富 啓太
  • 亀濱 博紀
出願人
  • 国立大学法人静岡大学
発明の名称 電磁波検出素子及び固体撮像装置
発明の概要 【課題】高い量子効率と感度が得られ、且つ電離箱領域の上方に配置される電気回路を安定に動作させることができる電磁波検出素子及びこの電磁波検出素子を配列した固体撮像装置を提供する。
【解決手段】n--型の半導体からなる電離箱領域12と、電離箱領域12の下部に設けられたp型の下部電極コンタクト層11と、電離箱領域12の上部の一部に局在して設けられたn型電荷読出領域16と、電荷読出領域16を囲むように設けられた、n型の電荷収集領域13と、電荷収集領域13に接して設けられた、p型の電荷経路誘導領域14aと、電離箱領域12上に設けられた絶縁膜21と、絶縁膜21上に設けられ、電荷読出領域16に電気的に接続された電気回路31aとを備える。
【選択図】 図1
従来技術、競合技術の概要


高エネルギー放射線を半導体検出器で検出するためには、高エネルギー放射線(荷電粒子)の飛程よりも厚い空乏層を半導体中に形成することが必要である。例えば、原子半径の小さいシリコン(Si)を用いた場合では、10keVの軟X線の検出に300μm程度の厚みの空乏層が必要になる。このため、従来の放射線用半導体検出器は、厚い単結晶半導体基板を用い、半導体基板を全空乏化させた構造を採用している(特許文献1参照。)。半導体基板を全空乏化するためには、極低不純物密度の半導体基板を用い、半導体基板の裏面側を正電位として、半導体基板に高い逆バイアス電圧をかけて、半導体基板を「電離箱領域」として用いる。



半導体基板の表面には、電離箱領域で電離した電荷を収集するp型の電荷検出領域が設けられている。半導体基板の表面には、更に電荷検出領域に電気的に接続された信号検出回路や信号処理回路等の電気回路(電子回路)も集積化されている。半導体基板の表面に電気回路を集積化するためには、厚い単結晶半導体基板を支持基板とするSOI構造が好適である。即ち、半導体基板の表面に配置されたSOI酸化膜の上に設けられた薄い単結晶半導体層(SOI半導体層)を利用して、電気回路が集積化される。



このような従来型の放射線用半導体検出器の構造では、電離箱領域となる厚い半導体基板の表面電位が変化すると、表面電位の変化によって、電気回路を構成しているMOSトランジスタのしきい値電圧が変調され、電気回路の特性に影響を与える。表面電位の変動を防ぐために、従来は半導体基板の上部にp型の埋め込み領域を形成して電位を固定化し、SOI半導体層のMOSトランジスタの特性を安定化させる方法が採用されている。



しかし、p型の埋め込み領域に、高エネルギー放射線で発生した電荷である正孔(ホール)の一部が取り込まれて、信号のロスになるため、半導体検出器の量子効率の低下を招き、又エネルギー弁別精度にも影響を与える。量子効率の低下を軽減するために、埋め込み領域の面積を減らし、電荷検出領域の面積を大きくする方法が考えられるが、そのようにすると、電荷検出領域の寄生容量が増えるため、電荷-電圧変換利得が減り、感度が小さくなる。又、面積が減ればp型の埋め込み領域上のSOI半導体層のトランジスタの数が減る。電荷検出領域の上のSOI半導体層にトランジスタを置くことも可能であるが、電離箱領域の電位が固定されないため、電荷検出領域の上の電気回路の動作が不安定になる。

産業上の利用分野


本発明は、高エネルギー放射線や近赤外光等の電磁波を検出する電磁波検出素子、及びこの電磁波検出素子を1次元又は2次元に周期的に配列した固体撮像装置に関する。

特許請求の範囲 【請求項1】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第1導電型で高不純物密度の電荷読出領域と、
前記電離箱領域の上部において、前記電荷読出領域を囲むように設けられた、第1導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化したことを特徴とする電磁波検出素子。

【請求項2】
前記電離箱領域の上面から測って、前記電荷読出領域は、前記電荷収集領域よりも深く形成されていることを特徴とする請求項1に記載の電磁波検出素子。

【請求項3】
前記電離箱領域の上面から測って、前記電荷経路誘導領域は、前記電荷読出領域よりも深く形成されていることを特徴とする請求項2に記載の電磁波検出素子。

【請求項4】
前記電荷収集領域は、前記電荷読出領域の下面及び側面の全体を囲むように形成されていることを特徴とする請求項1に記載の電磁波検出素子。

【請求項5】
前記絶縁膜の上に、前記電荷読出領域を囲み、且つ前記電荷収集領域と対向するように、ゲート電極が配置されていることを特徴とする請求項1~3のいずれか1項に記載の電磁波検出素子。

【請求項6】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第2導電型の分配障壁形成領域と、
前記分配障壁形成領域の周辺に配置された、第1導電型で高不純物密度の第1及び第2の電荷読出領域と、
前記電離箱領域の上部において、前記第1及び第2の電荷読出領域を囲むように設けられた、第1導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記第1の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第1の転送ゲート電極と、
平面パターン上、前記第2の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第2の転送ゲート電極と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、前記第1及び第2の転送ゲート電極に印加する電圧により、前記第1及び第2の電荷読出領域に転送される電荷を振り分けることを特徴とする電磁波検出素子。

【請求項7】
前記分配障壁形成領域の周辺に、前記第1及び第2の電荷読出領域とは離間して配置された第1導電型で高不純物密度の排出ドレイン領域と、
平面パターン上、前記排出ドレイン領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された排出ゲート電極と、
を更に備え、前記第1の転送ゲート電極、前記第2の転送ゲート電極及び前記排出ゲート電極に印加する電圧により、前記第1の電荷読出領域、前記第2の電荷読出領域及び前記排出ドレイン領域に転送される電荷を振り分けることを特徴とする請求項6に記載の電磁波検出素子。

【請求項8】
前記分配障壁形成領域の中央に、前記分配障壁形成領域よりも高不純物密度で第2導電型の分配障壁コンタクト領域を更に備えることを特徴とする請求項6又は7に記載の電磁波検出素子。

【請求項9】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に設けられた第1導電型で前記電離箱領域よりも高不純物密度の電荷収集領域と、
前記電荷収集領域から少なくとも一部が離間し、且つ前記電荷収集領域を囲むように設けられた第2導電型の電荷経路誘導領域であって、前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所において、前記電荷収集領域の端部側に前記電荷経路誘導領域に対向して設けられた、第1導電型で高不純物密度の電荷読出領域と、
前記電荷読出領域と前記電荷経路誘導領域とが対向した箇所に露出した前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所の前記絶縁膜の上に配置された転送ゲート電極と、
前記電荷経路誘導領域の内部に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、前記転送ゲート電極に印加する電圧により、前記電荷収集領域の上面から前記電荷読出領域に電荷を転送することを特徴とする電磁波検出素子。

【請求項10】
前記電荷収集領域の上に、第2導電型で前記電荷経路誘導領域よりも高不純物密度の電荷ピニング層を更に備えることを特徴とする請求項8に記載の電磁波検出素子。

【請求項11】
前記電荷収集領域の下から前記電荷経路誘導領域の下に延在する、第1導電型で前記電離箱領域よりも高不純物密度のスカート領域を更に備えることを特徴とする請求項8又は9に記載の電磁波検出素子。

【請求項12】
前記電荷経路誘導領域の底部に接して前記電離箱領域の内部に埋め込まれた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の誘導電界補助領域を更に備えることを特徴とする請求項8又は9に記載の電磁波検出素子。

【請求項13】
前記電荷経路誘導領域の一部に埋め込まれた、第2導電型で前記電離箱領域よりも高不純物密度のウェル領域を更に備えることを特徴とする請求項8、9又は11に記載の電磁波検出素子。

【請求項14】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第2導電型の分配障壁形成領域と、
前記分配障壁形成領域の周辺に配置された、第1導電型で高不純物密度の第1及び第2の電荷読出領域と、
前記電離箱領域の上部において、前記第1及び第2の電荷読出領域を囲むように設けられた、第1導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第2導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記第1の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第1の転送ゲート電極と、
平面パターン上、前記第2の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第2の転送ゲート電極と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置し、
、前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、
マトリクス状に配置された前記単位画素のそれぞれにおいて、前記第1及び第2の転送ゲート電極に印加する電圧により、前記第1及び第2の電荷読出領域に転送される電荷を振り分けることを特徴とする固体撮像装置。

【請求項15】
真性半導体又は真性半導体に近い高比抵抗の第1導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第2導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に設けられた第1導電型で前記電離箱領域よりも高不純物密度の電荷収集領域と、
前記電荷収集領域から少なくとも一部が離間し、且つ前記電荷収集領域を囲むように設けられた第2導電型の電荷経路誘導領域であって、前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所において、前記電荷収集領域の端部側に前記電荷経路誘導領域に対向して設けられた、第1導電型で高不純物密度の電荷読出領域と、
前記電荷読出領域と前記電荷経路誘導領域とが対向した箇所に露出した前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所の前記絶縁膜の上に配置された転送ゲート電極と、
前記電荷経路誘導領域の内部に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置し、
前記下部電極コンタクト層と前記電荷読出領域との間にpn接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、
マトリクス状に配置された前記単位画素のそれぞれにおいて、前記転送ゲート電極に印加する電圧により、前記電荷収集領域の上面から前記電荷読出領域に電荷を転送することを特徴とする固体撮像装置。

【請求項16】
前記複数個の単位画素をマトリクス状に配置したピクセルアレイ領域を囲むように、前記半導体チップ上に集積化された周辺回路・IO領域と、
前記周辺回路・IO領域を囲むように、前記半導体チップ上に集積化された高電圧印加領域と
を更に備え、前記高電圧印加領域は、前記半導体チップの最外周を囲むようにリング状に配置された第2導電型のウェルを備え、該リング状のウェルと前記下部電極コンタクト層が電気的に短絡されていることを特徴とする請求項14又は15に記載の固体撮像装置。
国際特許分類(IPC)
Fターム
画像

※ 画像をクリックすると拡大します。

JP2014127700thum.jpg
出願権利状態 公開
ライセンスをご希望の方、特許の内容に興味を持たれた方は、下記までご連絡ください。


PAGE TOP

close
close
close
close
close
close
close