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アナログデジタル変換器

国内特許コード P160012812
整理番号 (S2012-0780-N0)
掲載日 2016年3月2日
出願番号 特願2014-520036
登録番号 特許第6150439号
出願日 平成25年6月5日(2013.6.5)
登録日 平成29年6月2日(2017.6.2)
国際出願番号 JP2013065631
国際公開番号 WO2013183688
国際出願日 平成25年6月5日(2013.6.5)
国際公開日 平成25年12月12日(2013.12.12)
優先権データ
  • 特願2012-128031 (2012.6.5) JP
発明者
  • 大畠 賢一
出願人
  • 国立大学法人 鹿児島大学
発明の名称 アナログデジタル変換器
発明の概要 並列型AD変換器にて、互いに異なる比較基準電位が入力され、その比較基準電位と入力されるアナログ入力信号とを比較する複数の比較器と、複数の比較器の出力をエンコードしてデジタル信号を出力するエンコーダと、基準電圧を抵抗分圧して比較基準電位を生成し抵抗間の出力ノードより比較器に供給する抵抗ラダー回路とを備え、抵抗ラダー回路における比較基準電位の出力ノードに対して、比較器が発生する雑音電流に応じた補正電流を供給するようにして、比較器が発生する雑音電流を補正電流によって打ち消し、抵抗ラダー回路のバイアス電流を低減でき、かつAD変換における精度劣化を抑制できるようにする。
従来技術、競合技術の概要


図6Aは、並列型アナログデジタル変換器(AD変換器)の構成例を示す図である。図6Aには、入力されたアナログ入力信号をnビット(nは自然数)のデジタル信号DO[n-1:0]に変換する並列型AD変換器(フラッシュAD変換器)を示している。図6Aにおいて、R0~Rm(m=2n-1)は抵抗であり、CMP1~CMPmは比較器(コンパレータ)であり、ENCはエンコーダである。



抵抗R0~Rmは、低電位側の基準電圧VBが供給される電源端子と高電位側の基準電圧VTが供給される電源端子との間に、抵抗R0、R1、R2、・・・、R(m-3)、R(m-2)、R(m-1)、Rmの順で直列に接続される。i=1~mの整数として、抵抗R(i-1)と抵抗Riとの接続点REF<i>の電位が、比較基準電位VREF<i>として比較器CMP1~CMPmに入力される。すなわち、抵抗R0~Rmからなる抵抗ラダー回路は、電圧VBと電圧VTの間を抵抗分圧することで比較基準電位VREF<i>を生成して比較器CMP1~CMPmに供給する。



比較器CMPiは、入力端子INPから入力されるアナログ入力信号VINP、及び入力端子INNから入力されるアナログ入力信号VINNが入力される。また、比較器CMPiには、抵抗ラダー回路の接続点REF<i>の電位である比較基準電位VREF<i>、及び抵抗ラダー回路の接続点REF<m-i+1>の電位である比較基準電位VREF<m-i+1>が入力される。比較器CMPiは、比較基準電位VREF<i>とアナログ入力信号VINPの差(差電圧)、及び比較基準電位VREF<m-i+1>とアナログ入力信号VINNの差(差電圧)を比較し、その比較結果を出力する。エンコーダENCは、各比較器CMPiの比較結果が入力され、それらをエンコードしてデジタル信号DO[n-1:0]に変換し出力する。



前述の並列型AD変換器は、比較器を並列に動作させて、アナログ入力信号と複数の比較基準電位との比較を並列に実行することで、高速にAD変換を行うことが可能である。その反面、例えばnビット並列型AD変換器(全ビットフラッシュAD変換器)の場合には(2n-1)個の比較器が必要となり、消費電力が大きくなる。しかし、近年、比較器の低電力化が進み、並列型AD変換器の消費電力において抵抗ラダー回路での消費電力が大きな割合を占めるようになってきている。



ここで、図6Aに示したような並列型AD変換器では、比較器CMP1~CMPmに比較基準電位VREF<i>を供給する、抵抗R0~Rmからなる抵抗ラダー回路は重要な要素回路であり、抵抗ラダー回路の精度が並列型AD変換器全体の精度に影響を及ぼす。抵抗ラダー回路の精度を劣化させる要因の一つに比較器CMP1~CMPmからの雑音がある。比較器CMP1~CMPmが動作する過程で発生する雑音電流Inにより、抵抗ラダー回路における接続点REF<i>の電位VREF<i>が変動し、例えば図6BにおいてLV61に示す理想の比較基準電位に対して、LV62に示すように比較基準電位が変動する。この雑音電流Inによる比較基準電位VREF<i>の変動は、AD変換における変換誤差を増大させ、並列型AD変換器の精度を劣化させる。従来においては、抵抗ラダー回路のバイアス電流Ibiasを雑音電流Inよりも十分大きく設定し、雑音電流Inによる影響を非常に小さくすることで、並列型AD変換器の精度が劣化するのを抑制していた。



スイッチトキャパシタ積分回路を備えるAD変換器において、回路の形成面積の増加を抑制しつつ、スイッチング動作に起因して発生するキックバックノイズの影響を抑制する技術が提案されている(特許文献1参照)。



しかし、前述のように並列型AD変換器の精度劣化を抑制するために、抵抗ラダー回路のバイアス電流Ibiasを雑音電流Inよりも十分大きく設定すると、抵抗ラダー回路での消費電力が増加するという問題があった。

産業上の利用分野


本発明は、アナログデジタル変換器(AD変換器)に関する。

特許請求の範囲 【請求項1】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
互いに異なる比較基準電位が入力され、当該比較基準電位と入力される前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダと、
直列に接続された複数の抵抗を有し、基準電圧を抵抗分圧して前記比較基準電位を生成し前記抵抗間の出力ノードより前記比較器に供給する抵抗ラダー回路とを備え、
前記抵抗ラダー回路は、前記比較器が前記比較基準電位を供給される出力ノードの前記抵抗ラダー回路における位置に応じて変動する、当該比較器が発生する雑音電流による前記比較基準電位の変動を、前記出力ノードごとに前記抵抗ラダー回路における出力ノードの位置に応じた電流を前記出力ノードに供給することによって補正する補正回路を有することを特徴とするアナログデジタル変換器。

【請求項2】
前記補正回路が前記出力ノードに供給する電流は、前記比較器が発生する雑音電流と大きさが同じで逆方向の電流であることを特徴とする請求項1記載のアナログデジタル変換器。

【請求項3】
前記補正回路は、前記比較器が発生する雑音電流を模擬して検出するモニタ回路と、
前記モニタ回路により検出された電流に基づいて、前記出力ノードに供給する電流を調整する電流制御回路とを有することを特徴とする請求項2記載のアナログデジタル変換器。

【請求項4】
前記補正回路が前記出力ノードに供給する電流は、前記抵抗ラダー回路における出力ノードの位置に応じて互いに異なることを特徴とする請求項1記載のアナログデジタル変換器。

【請求項5】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードに対して前記補正回路が接続されることを特徴とする請求項1~4の何れか1項に記載のアナログデジタル変換器。

【請求項6】
前記抵抗ラダー回路における前記比較基準電位のすべての出力ノードのうちの一部の出力ノードに対して前記補正回路が接続されることを特徴とする請求項1~4の何れか1項に記載のアナログデジタル変換器。

【請求項7】
前記抵抗ラダー回路における両端の出力ノードから約20%の位置にある出力ノードを少なくとも含む出力ノードに対して前記補正回路が接続されることを特徴とする請求項1~4の何れか1項に記載のアナログデジタル変換器。

【請求項8】
前記抵抗ラダー回路における両端の出力ノードから約20%の位置にある出力ノードに対してのみ前記補正回路が接続されることを特徴とする請求項1~4の何れか1項に記載のアナログデジタル変換器。
国際特許分類(IPC)
Fターム
画像

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JP2014520036thum.jpg
出願権利状態 登録
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