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故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体

国内特許コード P160012830
掲載日 2016年3月10日
出願番号 特願2012-537651
登録番号 特許第5845187号
出願日 平成23年9月28日(2011.9.28)
登録日 平成27年11月27日(2015.11.27)
国際出願番号 JP2011072211
国際公開番号 WO2012046602
国際出願日 平成23年9月28日(2011.9.28)
国際公開日 平成24年4月12日(2012.4.12)
優先権データ
  • 特願2010-225318 (2010.10.5) JP
発明者
  • 佐藤 康夫
  • 梶原 誠司
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体
発明の概要 論理回路に入力するテストパターン数を削減しつつ、故障検出率を向上させる故障検出システム等を提供することを目的とする。
テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて論理回路の故障を検出する故障検出システムであって、複数の出力論理値は、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、複数の出力論理値の一部又は全部を取り出す第1取出手段と、第1取出手段が取り出した出力論理値と、論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較手段と、比較手段による比較結果に基づいて論理回路の故障の有無を判定する故障判定手段とを備える、故障検出システム。
従来技術、競合技術の概要


近年の半導体論理回路の大規模化に伴い、半導体集積回路のテストに要するテスト入力パターン数が膨大なものとなっている。一方、半導体集積回路をシステムに組み込んだ後に行うシステムテストや、出荷後に行うフィールドテスト等ではテスト入力パターンを記憶する記憶容量が限られている。そこで、記憶すべきテストデータ量を削減しつつ高い故障検出率を達成することが重要となる。



ここで、テスト対象となる半導体集積回路について述べる。一般に、半導体論理回路は主に順序回路である。順序回路は、アンド(AND)ゲート、ナンド(NAND)ゲート、オア(OR)ゲート、ノア(NOR)ゲート等の論理素子からなる組合せ回路部と、回路の内部状態を記憶するフリップフロップ(FF)とを含む。この場合、組合せ回路部は、外部入力線(PI)、フリップフロップの出力線である擬似外部入力線(PPI)、外部出力線(PO)、フリップフロップの入力線である擬似外部出力線(PPO)を有する。組合せ回路部への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものがある。また、組合せ回路部からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものがある。



順序回路の組合せ回路部をテストするためには、組合せ回路部の外部入力線と擬似外部入力線から所要のテスト入力パターンを入力し、組合せ回路部の外部出力線と擬似外部出力線からテスト応答を取り出す必要がある。



しかし、順序回路のフリップフロップの出力線(擬似外部入力線)と入力線(擬似外部出力線)は、一般に、外部より直接アクセスすることができない。したがって、組合せ回路部のテストでは、擬似外部入力線の可制御性及び擬似外部出力線の可観測性が問題になる。



上述の組合せ回路部のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計に基づくスキャンテスト方式がある。フルスキャン設計は、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて1本または複数本のスキャンチェーンを形成するものである。スキャンフリップフロップの動作はスキャンイネーブル(SE)信号線で制御される。例えば、SE=0のとき、従来のフリップフロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部からの値でスキャンフリップフロップの出力値が更新される。また、SE=1のとき、同じスキャンチェーンにある他のスキャンフリップフロップと1つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにスキャンインされると同時に、スキャンフリップフロップに保持されていた値が外部へスキャンアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同じスキャンイネーブル信号線を共有するが、異なるスキャンチェーンのスキャンイネーブル信号線は同一の場合もあれば異なる場合もある。



図14を参照して、従来のスキャンテストについてさらに述べる。図14は、スキャンテストのテストサイクルを示す図である。



フルスキャン順序回路の組合せ回路部のテストは、スキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、SE=1のシフトモードで行われる。シフトモードにおいては、1つ又は複数のクロックパルスが与えられ、外部から1つ又は複数の新しい値がスキャンチェーン内のスキャンフリップフロップにスキャンインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに現存の1つ又は複数の値が外部へスキャンアウトされる。スキャンキャプチャは、SE=0のキャプチャモードで行われる。キャプチャモードにおいては、1つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に1つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップフロップに取り出されて保持される。



スキャンシフトは、擬似外部入力線を介して組合せ回路部へテスト入力パターンを入力するためと、擬似外部出力線を介して組合せ回路部からテスト応答を取り出すために用いられる。また、スキャンキャプチャは、組合せ回路部のテスト応答をスキャンフリップフロップに取り出して保持するために用いられる。すべてのテスト入力パターンに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部をテストすることができる。



続いて、図15を参照して、従来のスキャンテストによる故障検出について述べる。図15は、本願発明の背景技術となる故障検出システム101を示すブロック図である。



故障検出システム101は、取出装置107と、判定装置111と、パターン制御装置113とを備える。取出装置107は、取出部117と、記憶部121とを備える。判定装置111は、比較部129と、故障判定部131とを備える。パターン制御装置113は、テスト入力パターン保持部133と、展開回路135と、圧縮回路137とを備える。



スキャンテスト方式では、組合せ回路部3へのテスト入力パターンの入力は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部3からのテスト応答の取り出しは、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、取出部117が、任意のスキャンフリップフロップの出力値を取り出すことができるため、擬似外部出力線の可観測性の問題が解決される。なお、スキャンフリップフロップの個数は、通常、疑似外部出力線の個数と等しい。比較部129が、取り出された値を組合せ回路部3が正常である場合に予測される値と比較する。比較結果に基づき、故障判定部131が組合せ回路部3の故障の有無を判定する。



通常、半導体集積回路に対してシステムテストやフィールドテストを行う場合、組み込み自己テスト(BIST:Built-In Self-Test)が用いられている。BISTでは、特にテスト入力パターンを記憶するための記憶容量が限られている。したがって、テストデータ量を削減するための手法が開発されてきた。



その一例がテスト入力パターンを圧縮して種パターン(シード)として扱う方法である。シードは、スキャンインされる前に展開される。また、スキャンアウトされる前に圧縮される。したがって、テストデータ量を削減することが可能となる。しかし、半導体集積回路の大規模化に伴って、さらなるテストデータ量の削減が必要とされている。



ここで、図16及び図17を参照して、非特許文献1に記載されたマルチキャプチャ方式について述べる。マルチキャプチャ方式は、パーシャルスキャン設計の場合に故障検出率を維持するために用いられている。図16は、マルチキャプチャ方式のテストサイクルを示す図である。図17は、従来のマルチキャプチャ方式を用いた場合の手順を示すフロー図である。



パーシャルスキャン設計では、スキャン設計されたフリップフロップの数を減らすことで回路サイズを削減している。しかし、スキャン設計されていないフリップフロップに対応する入力論理値が確定しない。すると、出力された論理値を取り出しても故障について得られる情報は少ないため、故障検出率が低下する。



そこで、マルチキャプチャ方式では、図16に示すように、各テスト入力パターンに対してキャプチャモードにおいて複数回のキャプチャが行われる。つまり、図15のフリップフロップ5が取得した論理値が新たに入力テストパターンとして組合せ回路部3に入力される。すると、組合せ回路部3を通るたびにフリップフロップ5がキャプチャする値が徐々に確定していく。最終的には、全てのフリップフロップ5の論理値が確定する。よって、確定したテスト入力パターンに対して確定したテスト出力パターンが得られる。結果として、パーシャルスキャン設計の半導体集積回路においても故障検出率を維持することが可能となる。



図17を参照して、故障検出システム101を用いた場合の故障検出の手順を具体的に述べる。シードの入力が開始され(ステップST501)、シードが展開回路135により展開される(ステップST502)。シフトモードが開始され(ステップST503)、テスト入力パターンがフリップフロップ5にスキャンインされる(ステップST504)。続いて、キャプチャモードが開始され(ステップST505)、キャプチャが所定の回数だけ繰り返される(ステップST506)。ここでキャプチャが繰り返される度に、テスト入力パターンの値が徐々に確定していく。再びシフトモードが開始され(ステップST507)、フリップフロップ5の論理値がスキャンアウトされる(ステップST508)。続いて、未入力のシードがあればステップST501に戻り、なければ次へと進む(ステップST509)。取出部117がスキャンアウトされた圧縮データ(シグネチャ)を取り出す(ステップST510)。比較部129が、得られたシグネチャと組合せ回路部3が正常である場合に予測されるシグネチャを比較する(ステップST511)。比較結果に基づき、故障判定部131が、組合せ回路部3の故障の有無を判定する(ステップST512)。

産業上の利用分野


本発明は、故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体に関し、特に、テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出システム等に関する。

特許請求の範囲 【請求項1】
テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出システムであって、
前記複数の出力論理値は、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、
前記複数の出力論理値の一部又は全部を取り出す第1取出手段と、
前記第1取出手段が取り出した出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較手段と、
前記比較手段による比較結果に基づいて前記論理回路の故障の有無を判定する故障判定手段とを備え、
前記複数の出力論理値は、複数の個別保持手段に論理値を1つずつ保持させる保持手段に保持され、
前記第1取出手段は、
前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出すものであり、
前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由することなく直接取り出す、故障検出システム。

【請求項2】
前記第1取出手段は、前記保持手段が前記複数の出力論理値を保持してから、前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの間に、前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出す、請求項1記載の故障検出システム。

【請求項3】
前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御手段をさらに備える、請求項1又は2記載の故障検出システム。

【請求項4】
各前記個別保持手段に保持された前記出力論理値の故障検出への寄与を算出する算出手段と、
前記寄与の大きさに基づいて各前記個別保持手段に順位を付ける順位付け手段とをさらに備え、
前記第1取出手段は、前記複数の個別保持手段が保持する前記出力論理値のうち、前記順位に基づいて所定の個数のみを取り出す、請求項1から3のいずれかに記載の故障検出システム。

【請求項5】
前記第1取出手段が、各前記個別保持手段に保持された前記出力論理値の故障検出への寄与の大きさに基づいて、前記複数の個別保持手段が保持する前記出力論理値のうち、所定の個数のみを取り出す、請求項1から3のいずれかに記載の故障検出システム。

【請求項6】
前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由させて取り出す第2取出手段をさらに備え、
前記比較手段は、前記第2取出手段が取り出した出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値との比較も行うものであり、
前記第1取出手段が前記出力論理値を取り出す回数は、前記第2取出手段が前記出力論理値を取り出す回数以上である、請求項1からのいずれかに記載の故障検出システム。

【請求項7】
前記出力論理値のデータサイズを圧縮する第1圧縮手段と、
前記出力論理値を記憶する第1記憶手段とをさらに備え、
前記第1取出手段の取出処理と同期して、
前記第1圧縮手段は、前記第1取出手段が取り出した前記出力論理値を圧縮し、
前記第1記憶手段は、前記第1圧縮手段が圧縮した前記出力論理値を記憶する、請求項1からのいずれかに記載の故障検出システム。

【請求項8】
テスト入力パターンが入力された論理回路から出力された複数の出力論理値の一部又は全部を取り出す取出装置であって、
前記複数の出力論理値は、論理値を保持する保持手段により保持されると共に、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、
前記保持手段は、論理値を1つずつ保持する複数の個別保持手段を有し、
前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由することなく直接取り出す、取出装置。

【請求項9】
各前記個別保持手段に保持された前記出力論理値の故障検出への寄与を算出する算出手段と、
前記寄与の大きさに基づいて各前記個別保持手段に順位を付ける順位付け手段とをさらに備え、
前記複数の個別保持手段が保持する前記出力論理値のうち、前記順位に基づいて所定の個数のみを取り出す、請求項8記載の取出装置。

【請求項10】
各前記個別保持手段に保持された前記出力論理値の故障検出への寄与の大きさに基づいて、前記複数の個別保持手段が保持する前記出力論理値のうち、所定の個数のみを取り出す、請求項8記載の取出装置。

【請求項11】
テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出方法であって、
前記論理回路に初期テスト入力パターンの入力が行われる第1入力ステップと、
複数の個別保持手段に論理値を1つずつ保持させる保持手段が、前記複数の出力論理値を保持する保持ステップと、
前記保持手段が保持する前記複数の出力論理値が、新たなテスト入力パターンとして前記論理回路に対して入力される第2入力ステップと、
前記保持手段が前記複数の出力論理値を保持してから、前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの間に、前記複数の個別保持手段が保持する前記複数の出力論理値の一部又は全部が他の個別保持手段を経由することなく直接取り出される第1取出ステップと、
前記複数の個別保持手段が保持する前記複数の出力論理値の一部又は全部が他の個別保持手段を経由して取り出される第2取出ステップと、
前記第1取出ステップ及び前記第2取出ステップにおいて取り出された出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較ステップと、
前記比較ステップにおける比較結果に基づいて前記論理回路の故障の有無を判定する故障判定ステップとを含む、故障検出方法。

【請求項12】
前記第1取出ステップと前記第2取出ステップとの間に、
前記第1取出ステップと同期して、前記第1取出ステップにおいて取り出された前記出力論理値が圧縮される第1圧縮ステップと、
前記第1圧縮ステップにおいて圧縮された前記出力論理値が記憶される第1記憶ステップとを備え、
前記保持ステップから前記第1記憶ステップまでが所定の回数だけ繰り返される、請求項11記載の故障検出方法。

【請求項13】
前記第1記憶ステップと前記保持ステップの間に、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御ステップを含む、請求項12記載の故障検出方法。

【請求項14】
前記制御ステップにおいて、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を短縮する、請求項13記載の故障検出方法。

【請求項15】
前記保持手段と接続されたコンピュータに、請求項11から14のいずれかに記載の故障検出方法を実行させることが可能なプログラム。

【請求項16】
前記保持手段と接続されたコンピュータが実行することが可能なコンピュータに読み取り可能な記録媒体であって、請求項15記載のプログラムを記録する記録媒体。
国際特許分類(IPC)
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