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電子回路

国内特許コード P160012841
掲載日 2016年3月10日
出願番号 特願2009-078082
公開番号 特開2010-232959
登録番号 特許第5234547号
出願日 平成21年3月27日(2009.3.27)
公開日 平成22年10月14日(2010.10.14)
登録日 平成25年4月5日(2013.4.5)
発明者
  • 菅原 聡
  • 山本 修一郎
  • 周藤 悠介
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 電子回路
発明の概要 【課題】電界効果トランジスタの電流駆動能力を不揮発的に設定すること。
【解決手段】本発明は、電界効果トランジスタ40と、一端が前記電界効果トランジスタ40のソースSに接続され、抵抗値を不揮発的に設定可能な抵抗変化素子Reと、を具備する電子回路である。本発明によれば、例えば抵抗変化素子Reが、抵抗値に応じ双安定回路に記憶されたデータを不揮発的にストアし、ストアされたデータを双安定回路にリストアする電子回路において、双安定回路と抵抗変化素子とが互いに影響することを抑制することができる。
【選択図】図1
従来技術、競合技術の概要


電子機器等に用いられる揮発性の記憶回路として、SRAM(Static Ramdom Access Memory)、ラッチ回路およびフロップフロップ等が知られている。また、電源を遮断してもデータが消失しない不揮発性の記憶回路として、フラッシュメモリ、MRAM(Magnetic Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)、PRAM(Phase-change Random Access Memory)およびReRAM(Resistance Random Access Memory)等が知られている。これらの記憶回路においては、電源を遮断してもデータが消失しないため、その後電源を復帰すれば、データを読み出すことができる。



特許文献1および2には、抵抗変化素子にデータをストアするReRAMが開示されている。さらに、特許文献3には、双安定回路の記憶ノードに抵抗可変素子を接続した記憶回路が開示されている。

産業上の利用分野


本発明は、電子回路に関し、特に電流駆動能力を設定可能な電子回路に関する。

特許請求の範囲 【請求項1】
電界効果トランジスタと、
一端が前記電界効果トランジスタのソースに接続され、抵抗値を不揮発的に設定可能なノンポーラ型の抵抗変化素子と、
データを記憶する双安定回路と、
を具備し、
前記電界効果トランジスタのドレインは前記双安定回路内の互いに相補的なノードのうち少なくとも一方と接続し、
前記抵抗変化素子の他端は制御線に接続され、
前記抵抗変化素子は、前記抵抗値に応じ前記データを不揮発的にストアし、ストアされたデータを前記双安定回路にリストアし、
前記電界効果トランジスタは、前記抵抗変化素子を流れる電流が、前記双安定回路にデータをストアする際に前記抵抗変化素子にストアされているデータを消去する際より小さくなるように、前記抵抗変化素子を流れる電流を制御することを特徴とする電子回路。

【請求項2】
前記抵抗変化素子にストアされているデータを消去する際に、前記制御線に、前記ノードのローレベルの電圧より高く、かつ前記双安定回路から前記抵抗変化素子にデータをストアする際に、前記制御線に印加される電圧より低い電圧が印加されることを特徴とする請求項1記載の電子回路。

【請求項3】
前記双安定回路から前記抵抗変化素子にデータをストアする際に前記制御線に印加される電圧は、前記ノードのハイレベルより高い電圧であることを特徴とする請求項1または2記載の電子回路。

【請求項4】
前記電界効果トランジスタは、前記双安定回路から前記抵抗変化素子にデータをストアする際および前記抵抗変化素子から前記双安定回路にデータをリストアする際に導通し、前記双安定回路に入出力線からデータを入出力する際に非導通となることを特徴とする請求項1から3のいずれか一項記載の電子回路。

【請求項5】
前記抵抗変化素子から前記双安定回路にデータをリストアする際に前記制御線に前記双安定回路に印加される電源電圧より低い電圧が印加されることを特徴とする請求項1から4のいずれか一項記載の電子回路。

【請求項6】
前記双安定回路から前記抵抗変化素子にデータをストアする際に前記電界効果トランジスタのゲートに印加される電圧に応じ、前記抵抗変化素子の前記抵抗値が設定されることを特徴とする請求項1から5のいずれか一項記載の電子回路。

【請求項7】
前記ノードは、互いに相補的な第1ノードおよび第2ノードを含み、
前記抵抗変化素子は、前記第1ノードと前記制御線との間に接続された第1抵抗変化素子と、前記第2ノードと前記制御線との間に接続された第2抵抗変化素子とを含むことを特徴とする請求項1から6のいずれか一項記載の電子回路。

【請求項8】
前記第1抵抗変化素子は、前記第1ノードがハイレベルのデータをストアする際、前記第2抵抗変化素子より抵抗値が高く設定され、前記第1ノードがローレベルのデータをストアする際、前記第2抵抗変化素子より抵抗値が低く設定されることを特徴とする請求項記載の電子回路。

【請求項9】
前記双安定回路内の前記ノードとは相補的な別のノードと、前記制御線と、の間に接続された固定抵抗を具備することを特徴とする請求項1から6のいずれか一項記載記載の電子回路。

【請求項10】
前記抵抗変化素子は、前記ノードがハイレベルのデータをストアする際、前記固定抵抗の抵抗値より高く設定され、前記ノードがローレベルのデータをストアする際、前記固定抵抗の抵抗値より低く設定されることを特徴とする請求項記載の電子回路。

【請求項11】
前記双安定回路に前記データを書き込むための第1スイッチと、
前記第1スイッチと相補的に動作し、前記双安定回路のデータを保持する第2スイッチとを具備することを特徴とする請求項1から10のいずれか一項記載の電子回路。

【請求項12】
前記双安定回路は、1以上の入力と1以上の出力とを有する第1回路群と、1以上の入力と1以上の出力とを有する第2回路群と、が接続され、
前記ノードは、前記第1回路群の出力のうち1つと前記第2回路群の入力のうち1つとが接続されたノード、または、前記第2回路群の出力のうち1つと前記第1回路群の入力のうち1つとが接続されたノードであることを特徴とする請求項1から10のいずれか一項記載の電子回路。

【請求項13】
前記双安定回路は、インバータである第1回路群とインバータである第2回路群とがリング状に接続されており、
前記ノードは、前記第1回路群と前記第2回路群とが接続するノードであることを特徴とする請求項1から10のいずれか一項記載の電子回路。
国際特許分類(IPC)
Fターム
画像

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JP2009078082thum.jpg
出願権利状態 登録
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