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双安定回路と不揮発性素子とを備える記憶回路 UPDATE

国内特許コード P160012843
掲載日 2016年3月10日
出願番号 特願2013-521330
登録番号 特許第5312715号
出願日 平成25年2月19日(2013.2.19)
登録日 平成25年7月12日(2013.7.12)
国際出願番号 JP2013054052
国際出願日 平成25年2月19日(2013.2.19)
優先権データ
  • 特願2012-114989 (2012.5.18) JP
発明者
  • 周藤 悠介
  • 山本 修一郎
  • 菅原 聡
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 双安定回路と不揮発性素子とを備える記憶回路 UPDATE
発明の概要 データを記憶する双安定回路30と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子MTJ1、MTJ2と、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、を具備する記憶回路。
従来技術、競合技術の概要


SRAM(Static Ramdom Access Memory)の双安定回路に記憶されているデータを強磁性トンネル接合素子(MTJ)に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にMTJから双安定回路にデータをリストアする記憶装置が知られている(例えば特許文献1)。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、FPGA(Field Programmable Gate Array)またはCMOS(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。

産業上の利用分野


本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。

特許請求の範囲 【請求項1】
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長い場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短い場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くする制御部と、
を具備することを特徴とする記憶回路。

【請求項2】
前記制御部は、前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いか短いか判定し、
前記双安定回路からデータの読み出しまたは書き込みを行なわない期間が所定期間より長いと判定した場合、前記双安定回路に記憶されたデータを不揮発的にストアするとともに前記双安定回路の電源を遮断し、
前記データの読み出しまたは書き込みを行なわない期間が前記所定期間より短いと判定した場合、前記双安定回路に記憶されたデータの不揮発的なストアを行なわず前記双安定回路の電源電圧を前記双安定回路からデータの読み出しまたは書き込む期間の電圧より低くすることを特徴とする請求項1記載の記憶回路。

【請求項3】
前記所定期間は、前記所定期間の間前記双安定回路の電源電圧を低くした場合の消費電力が前記不揮発性素子にデータをストアおよびリストアする際の消費電力と同じになるような期間以上の長さであることを特徴とする請求項1または2記載の記憶回路。

【請求項4】
前記不揮発性素子にデータをストアするためのエネルギーから、前記不揮発性素子にデータをストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをEstoreSC
前記不揮発性素子からデータをリストアするためのエネルギーから、前記不揮発性素子からデータをリストアする期間前記双安定回路の電源電圧を低くした場合のエネルギーを、引いたエネルギーをErestoreSC
前記双安定回路の電源電圧を低くした場合の消費電流をILSNV
前記双安定回路の電源を遮断した場合の消費電流をISD
前記双安定回路の電源電圧を低くした場合の電源電圧をVsleepとした場合、
前記所定期間は(EstoreSC+ErestoreSC)/((ILSNV-ISD)×Vsleep)以上であることを特徴とする請求項1から3のいずれか一項記載の記憶回路。

【請求項5】
前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続されていることを特徴とする請求項1から4のいずれか一項記載の記憶回路。

【請求項6】
前記不揮発性素子は、前記一端と前記他端との間に流れる電流により前記双安定回路に記憶されたデータを不揮発的にストアすることを特徴とする請求項5記載の記憶回路。

【請求項7】
前記双安定回路は、相補的な第1ノードおよび第2ノードを含み、
前記不揮発性素子は、一端が前記第1ノードに他端が前記制御線に接続された第1不揮発性素子と、一端が前記第2ノードに他端が前記制御線との間に接続された第2不揮発性素子と、を含むことを特徴とする請求項5または6記載の記憶回路。

【請求項8】
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたMOSFETと、
前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も低い電圧より、高くする制御部と、
を具備することを特徴とする請求項1から7のいずれか一項記載の記憶回路。

【請求項9】
前記制御部は、前記双安定回路がデータを記憶している期間の前記制御線の電圧を、前記双安定回路の電源を遮断している期間の前記制御線の電圧より高くすることを特徴とする請求項8記載の記憶回路。

【請求項10】
前記不揮発性素子は、強磁性トンネル接合素子であることを特徴とする請求項1から9のいずれか一項記載の記憶回路。

【請求項11】
データを記憶する双安定回路と、
一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、
前記不揮発性素子に不揮発的にストアされたデータを前記双安定回路にリストアする期間において前記FETのゲートに印加される電圧を、前記双安定回路にデータを揮発的に書き込みおよび読み出しする期間に前記双安定回路に印加される電源電圧より、低くする制御部と、
を具備することを特徴とする記憶回路。

【請求項12】
前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間において前記ゲートに印加される電圧を、前記電源電圧より低くすることを特徴とする請求項11記載の記憶回路。

【請求項13】
前記制御部は、前記不揮発性素子に前記双安定回路に記憶されたデータを不揮発的にストアする期間に前記制御線に印加される最も高い電圧を、前記電源電圧より低くすることを特徴とする請求項11または12記載の記憶回路。
国際特許分類(IPC)
Fターム
出願権利状態 登録
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